intel F-Tile Interlaken FPGA IPdesign ExampUdhëzuesi i Përdoruesit

 

Përditësuar për Intel® Quartus® Prime Design Suite: 21.4
Versioni IP: 3.1.0

1. Udhëzuesi i Fillimit të Shpejtë

Bërthama IP F-Tile Interlaken Intel® FPGA ofron një panel testimi simulues dhe një dizajn hardueriample që mbështet kompilimin dhe testimin e harduerit. Kur gjeneroni dizajnin p.shample, redaktori i parametrave krijon automatikisht fileËshtë e nevojshme për të simuluar, përpiluar dhe testuar dizajnin.

Tabela e provës dhe dizajni p.shampmbështet modalitetin NRZ dhe PAM4 për pajisjet me pllaka F.
Bërthama IP F-Tile Interlaken Intel FPGA gjeneron dizajn examples për kombinimet e mëposhtme të mbështetura të numrit të korsive dhe shpejtësive të të dhënave.

Tabela 1. Kombinimet e mbështetura IP të numrit të korsive dhe normave të të dhënave
Kombinimet e mëposhtme mbështeten në versionin 21.4 të softuerit Intel Quartus® Prime Pro Edition. Të gjitha
kombinime të tjera do të mbështeten në një version të ardhshëm të Intel Quartus Prime Pro Edition.

 

Figura 1. Hapat e zhvillimit për projektimin Shembample

(1) Ky variant mbështet modalitetin Interlaken Look-Aside.
(2) Për një dizajn konfigurimi me 10 korsi, pllaka F kërkon 12 korsi të TX PMA për të mundësuar kronizimin e transmetuesit të lidhur për të minimizuar animin e kanalit.

*Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

Dizajni kryesor i F-Tile Interlaken Intel FPGA IP example mbështet veçoritë e mëposhtme:

• Modaliteti i kthimit serial i brendshëm TX në RX
• Gjeneron automatikisht paketa me madhësi fikse
• Aftësitë bazë të kontrollit të paketave
• Aftësia për të përdorur System Console për të rivendosur dizajnin për qëllime ritestimi

Figura 2. Blloku i nivelit të lartë

Informacione të Përafërta

• Udhëzuesi i përdorimit të F-Tile Interlaken Intel FPGA IP
• Shënime të lëshimit të F-Tile Interlaken Intel FPGA IP

1.1. Kërkesat e harduerit dhe softuerit
Për të testuar ishampnë dizajn, përdorni harduerin dhe softuerin e mëposhtëm:

• Versioni 21.4 i softuerit Intel Quartus Prime Pro Edition
• Konsola e sistemit disponohet me softuerin Intel Quartus Prime Pro Edition
• Një simulator i mbështetur:
  — Synopsys* VCS*
  - Synopsys VCS MX
  — Siemens* EDA ModelSim* SE ose Questa*
  — Kadenca* Xcelium*
• Kompleti i zhvillimit të Transceiver-SoC Series Intel Agilex™ I

1.2. Gjenerimi i Dizajnit
Figura 3. Procedura

Ndiqni këto hapa për të gjeneruar modelin p.shample dhe testbench:

1. Në softuerin Intel Quartus Prime Pro Edition, klikoni File ➤ New Project Wizard për të krijuar një projekt të ri Intel Quartus Prime ose klikoni File ➤ Hapni Projektin për të hapur një projekt ekzistues Intel Quartus Prime. Magjistari ju kërkon të specifikoni një pajisje.
2. Specifikoni familjen e pajisjes Agilex dhe zgjidhni pajisjen me F-Tile për dizajnin tuaj.
3. Në Katalogun IP, gjeni dhe klikoni dy herë F-Tile Interlaken Intel FPGA IP. Shfaqet dritarja New IP Variant.
4. Specifikoni një emër të nivelit të lartë për variacionin tuaj të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .ip.
5. Klikoni OK. Shfaqet redaktori i parametrave.

Figura 4. Shembample Dizajni Tab

6. Në skedën IP, specifikoni parametrat për variacionin bazë të IP-së tuaj.
7. Në ishampnë skedën Design, zgjidhni opsionin Simulimi për të gjeneruar panelin e testimit. Zgjidhni opsionin Sintezë për të gjeneruar dizajnin e harduerit p.shample. Ju duhet të zgjidhni të paktën një nga opsionet e Simulimit dhe Sintezës për të gjeneruar modelin example.
8. Për formatin e gjeneruar HDL, opsioni Verilog dhe VHDL është i disponueshëm.
9. Për Target Development Kit, zgjidhni Agilex I-Series Transceiver-SOC Development Kit.

Shënim: Kur zgjidhni opsionin Development Kit, caktimet e pineve vendosen sipas numrit të pjesës së pajisjes Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) dhe mund të ndryshojnë nga pajisja juaj e zgjedhur. Nëse keni ndërmend të testoni dizajnin në harduer në një PCB të ndryshme, zgjidhni opsionin No Development Kit dhe bëni caktimet e duhura të pinit në .qsf file
10. Klikoni Generate Example Dizajn. Përzgjedhja ExampShfaqet dritarja e Direktorisë së Dizajnit.
11. Nëse dëshironi të modifikoni dizajnin p.shampshtegu ose emri i drejtorisë nga parazgjedhjet e shfaqura (ilk_f_0_example_design), shfletoni në rrugën e re dhe shkruani modelin e ri exampemri i drejtorisë.
12. Klikoni në rregull.

Shënim: Në modelin F-Tile Interlaken Intel FPGA IP exampKështu, një SystemPLL instantohet automatikisht dhe lidhet me bërthamën IP F-Tile Interlaken Intel FPGA. Rruga e hierarkisë SystemPLL në dizajnin p.shample eshte:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL në dizajn p.shample ndan të njëjtën orë referimi 156.26 MHz si Transmetuesi.

1.3. Struktura e Drejtorisë
Bërthama IP F-Tile Interlaken Intel FPGA gjeneron sa vijon files për dizajnin
exampe:
Figura 5. Struktura e Drejtorisë

Tabela 2. Dizajni i harduerit Shembample File Përshkrimet
Këto files janë nëample_installation_dir>/ilk_f_0_exampdrejtoria le_design.

Tabela 3. Tavolina e provës File Përshkrimi
Kjo file ndodhet neample_installation_dir>/ilk_f_0_example_design/exampdirektoria le_design/rtl.

Tabela 4. Scripts Testbench
Këto files janë nëample_installation_dir>/ilk_f_0_example_design/exampdrejtoria le_design/testbench.

1.4. Simulimi i Dizajnit Example Testbench
Figura 6. Procedura

Ndiqni këto hapa për të simuluar panelin e testimit:

1. Në vijën e komandës, kaloni në drejtorinë e simulimit të testbench. Rruga e drejtorisë ështëample_installation_dir>/example_design/testbench.
2. Ekzekutoni skriptin e simulimit për simulatorin e mbështetur sipas zgjedhjes suaj. Skripti përpilon dhe drejton testbench në simulator. Skripti juaj duhet të kontrollojë nëse numërimet e SOP dhe EOP përputhen pas përfundimit të simulimit.

Tabela 5. Hapat për të ekzekutuar simulimin

3. Analizoni rezultatet. Një simulim i suksesshëm dërgon dhe merr paketa dhe shfaq "Test KALUAR".
Tabela e provës për dizajnin p.shampai kryen detyrat e mëposhtme:

• Instancon thelbin IP të F-Tile Interlaken Intel FPGA.
• Printon statusin PHY.
• Kontrollon sinkronizimin e metaframeve (SYNC_LOCK) dhe kufijtë e fjalëve (blloku)
  (WORD_LOCK).
• Pret që korsitë individuale të kyçen dhe të rreshtohen.
• Fillon transmetimin e paketave.
• Kontrollon statistikat e paketave:
  - Gabimet CRC24
  - PSO
  - EOP-të

Në vijim sampdalja le ilustron një test të suksesshëm të simulimit:

Shënim: Dizajni Interlaken example simulim testbench dërgon 100 pako dhe merr 100 pako.

Në vijim sampdalja ilustron një test të suksesshëm simulimi për modalitetin Interlaken Look-Aside:

1.5. Përpilimi dhe konfigurimi i dizajnit të harduerit P.shample

1. Sigurohuni që ishampgjenerimi i dizajnit është i plotë.
2. Në softuerin Intel Quartus Prime Pro Edition, hapni projektin Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Në Përpunimi menu, klikoni Filloni përpilimin.
4. Pas përpilimit të suksesshëm, një .sof file është në dispozicion në drejtorinë tuaj të specifikuar.
   Ndiqni këto hapa për të programuar harduerin p.shampDizajni në pajisjen Intel Agilex me F-tjegull:
   a. Lidhni Kompletin e Zhvillimit me kompjuterin pritës.
   b. Hapni aplikacionin Clock Control, i cili është pjesë e kompletit të zhvillimit. Vendosni frekuenca të reja për dizajnin p.shample si më poshtë:
   • Për modalitetin NRZ:
   — Si5391 (U18), OUT0: Vendosni në vlerën e pll_ref_clk(3) sipas kërkesës suaj të projektimit.
   • Për modalitetin PAM:
   — Si5391 (U45), OUT1: Vendosni në vlerën e pll_ref_clk(3) sipas kërkesës suaj të projektimit.
   — Si5391 (U19), OUT1: Vendosni në vlerën e mac_pll_ref_clk(3) sipas kërkesës suaj të dizajnit. c. Klikoni Mjetet ➤ Programues ➤ Konfigurimi i harduerit.
   d. Zgjidhni një pajisje programimi. Shtoni kompletin e zhvillimit të Transceiver-SoC të Serisë Intel Agilex I.
   e. Sigurohuni që Modaliteti është vendosur në JTAG.
   f. Zgjidhni pajisjen Intel Agilex I-Series dhe klikoni Shto pajisje. Programuesi shfaq një diagram të lidhjeve ndërmjet pajisjeve në tabelën tuaj.
   g. Kontrolloni kutinë për .sof.
   h. Kontrolloni kutinë në Programi/Konfiguro kolonë.
   i. Klikoni Filloni.

1.6. Testimi i dizajnit të harduerit P.shample
Pasi të keni përpiluar modelin F-pllakë Interlaken Intel FPGA IP exampdhe konfiguroni pajisjen tuaj, ju mund të përdorni panelin e sistemit për të programuar bërthamën IP dhe regjistrat e saj.

Ndiqni këto hapa për të shfaqur panelin e sistemit dhe për të testuar dizajnin e harduerit p.shampe:

• Nuk ka gabime për CRC32, CRC24 dhe kontrollues.
• PSV-të dhe PV-të e transmetuara duhet të përputhen me PSV-të dhe PE-të e marra.

Në vijim sampdalja ilustron një test të suksesshëm në modalitetin Interlaken:

Në vijim sampdalja ilustron një test të suksesshëm në modalitetin Interlaken Lookaside:

 

2. Dizajni P.shample Përshkrimi

Dizajni p.shample demonstron funksionalitetet e bërthamës IP të Interlaken.

2.1. Dizajni P.shample Komponentët
Ishample design lidh sistemin dhe orët referencë PLL dhe komponentët e kërkuar të projektimit. Ishample design konfiguron bërthamën IP në modalitetin e brendshëm të kthimit dhe gjeneron pako në ndërfaqen e transferimit të të dhënave të përdoruesit të bërthamës IP TX. Bërthama IP i dërgon këto pako në rrugën e brendshme të kthimit përmes transmetuesit.

Pasi marrësi i bërthamës IP merr paketat në rrugën e kthimit, ai përpunon paketat Interlaken dhe i transmeton ato në ndërfaqen e transferimit të të dhënave të përdoruesit RX. Ishample design kontrollon që paketat e marra dhe të transmetuara përputhen.

Dizajni F-Tile Interlaken Intel FPGA IP example përfshin komponentët e mëposhtëm:

1. Bërthama IP e F-Tile Interlaken Intel FPGA
2. Gjeneruesi i paketave dhe kontrolluesi i paketave
3. Referenca F-Tile dhe Orët PLL të Sistemit Bërthama IP e Intel FPGA

2.2. Dizajni P.shample Flow
Dizajni i harduerit F-Tile Interlaken Intel FPGA IP example plotëson hapat e mëposhtëm:

1. Rivendosni IP-në F-pllakë Interlaken Intel FPGA dhe F-Tile.
2. Lëshoni rivendosjen në Interlaken IP (rivendosje e sistemit) dhe F-tile TX (tile_tx_rst_n).
3. Konfiguron F-pllakë Interlaken Intel FPGA IP në modalitetin e brendshëm të kthimit.
4. Lëshoni rivendosjen e F-tile RX (tile_rx_rst_n).
5. Dërgon një rrymë paketash Interlaken me të dhëna të paracaktuara në ngarkesë në ndërfaqen e transferimit të të dhënave të përdoruesit TX të bërthamës IP.
6. Kontrollon paketat e marra dhe raporton statusin. Kontrolluesi i paketave i përfshirë në dizajnin e harduerit p.shample ofron aftësitë e mëposhtme bazë të kontrollit të paketave:
   • Kontrolloni që sekuenca e paketave të transmetuara është e saktë.
   • Kontrollon që të dhënat e marra përputhen me vlerat e pritshme duke siguruar që të dy numërimet e fillimit të paketës (SOP) dhe të fundit të paketës (EOP) të përputhen gjatë transmetimit dhe marrjes së të dhënave.

*Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

2.3. Sinjalet e ndërfaqes
Tabela 6. Dizajni Shemample Sinjalet e Ndërfaqes

2.4. Regjistrohu Harta

Shënim:

• Dizajni p.shampAdresa e regjistrit fillon me 0x20** ndërsa adresa e regjistrit bazë IP Interlaken fillon me 0x10**.
• Adresa e regjistrit PHY me pllaka F fillon me 0x30** ndërsa adresa e regjistrit të pllakave F fillon me 0x40**. Regjistri FEC disponohet vetëm në modalitetin PAM4.
• Kodi i hyrjes: RO—Vetëm për lexim dhe RW—Lexo/Shkruaj.
• Konsola e sistemit lexon dizajnin p.shample regjistron dhe raporton statusin e testit në ekran.

Tabela 7. Dizajni Shemample Regjistrohu Harta

Tabela 8. Dizajni Shemample Regjistrohu Harta për Interlaken Look-aside Design Example
Përdorni këtë hartë të regjistrit kur krijoni modelin p.shample me parametrin Enable Interlaken Look-Aside Mode të aktivizuar.

2.5. Rivendos
Në bërthamën IP të F-Tile Interlaken Intel FPGA, ju filloni rivendosjen (reset_n=0) dhe mbajeni derisa bërthama IP të kthejë një konfirmim të rivendosjes (reset_ack_n=0). Pasi të hiqet rivendosja (reset_n=1), konfirmimi i rivendosjes kthehet në gjendjen e tij fillestare (reset_ack_n=1). Në dizajn p.shampLe, një regjistër rst_ack_sticky mban pohimin e njohjes së rivendosjes dhe më pas shkakton heqjen e rivendosjes (reset_n=1). Ju mund të përdorni metoda alternative që i përshtaten nevojave tuaja të projektimit.

E rëndësishme: Në çdo skenar ku kërkohet rikthimi i brendshëm serial, duhet të lëshoni TX dhe RX të pllakës F veçmas në një renditje specifike. Referojuni skriptit të konsolës së sistemit për më shumë informacion.

Figura 7. Rivendosja e sekuencës në modalitetin NRZ

Figura 8. Rivendosja e sekuencës në modalitetin PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit

Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.

 

4. Historia e rishikimit të dokumentit për F-Tile Interlaken Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

 

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese në rrymë
specifikimet në përputhje me garancinë standarde të Intel, por rezervon të drejtën për të bërë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime.

 

Lexoni më shumë rreth këtij manuali dhe shkarkoni PDF:

Dokumentet / Burimet

intel F-Tile Interlaken FPGA IPdesign Example [pdfUdhëzuesi i përdoruesit F-Tile Interlaken FPGA IPdesign Example

Referencat

• Manuali i Përdoruesit