Bordi i zhvillimit të ALINX AC7Z020 ZYNQ7000 FPGA

Informacioni i produktit

Bordi i zhvillimit ZYNQ7000 FPGA është një tabelë zhvillimi që përmban çipin XC7Z100-1CLG400I, i cili është pjesë e serisë ZYNQ7000. Ai ka një procesor aplikacioni me bazë CortexA9 me dy bërthama ARM me një shpejtësi orësh deri në 800 MHz, 256 KB RAM në çip dhe ndërfaqe të ruajtjes së jashtme që mbështet ndërfaqen 16/32 bit DDR2, DDR3. Bordi ka gjithashtu dy mbështetje NIC Gigabit, dy ndërfaqe USB2.0 OTG, dy ndërfaqe autobusi CAN2.0B, dy kartë SD, SDIO, kontrollues të pajtueshëm me MMC, 2 SPI, 2 UART, 2 ndërfaqe I2C dhe 4 çifte GPIO 32 bit. Pllaka ka një tabelë bazë (AC7Z010) që përdor dy çipa MT41K128M16TW-107 DDR3 të Micron me një kapacitet të kombinuar prej 256 MB dhe një gjerësi të autobusit të të dhënave 32-bit. Bordi gjithashtu ka LED të përdoruesit, çelësat e përdoruesit, kokën e zgjerimit, JTAG portën e korrigjimit dhe furnizimin me energji elektrike.

Udhëzimet e përdorimit të produktit

Për të përdorur Bordin e Zhvillimit të ZYNQ7000 FPGA, ndiqni këto hapa:

1. Lidhni furnizimin me energji elektrike në tabelë.
2. Lidheni bordin me kompjuterin tuaj duke përdorur një kabllo USB.
3. Instaloni çdo drejtues të nevojshëm për bordin në kompjuterin tuaj.
4. Hapni mjedisin tuaj të zhvillimit të softuerit dhe krijoni një projekt të ri.
5. Konfiguro cilësimet e projektit për të përdorur Bordin e Zhvillimit të ZYNQ7000 FPGA.
6. Shkruani kodin tuaj dhe përpiloni atë.
7. Ngarko kodin e përpiluar në tabelë duke përdorur JTAG porta e korrigjimit.
8. Testoni kodin tuaj në tabelë.

Shënim: Referojuni manualit të përdorimit për informacion më të detajuar mbi veçoritë dhe përdorimin e bordit.

Regjistrimi i versionit

Versioni	Data	Lirimi Nga	Përshkrimi
Rev 1.0	2019-12-15	Rachel Zhou	Publikimi i Parë

Bordi bazë AC7Z010

AC7Z010 bordi bazë Hyrje

• AC7Z010 (modeli i bordit bërthamë, i njëjti më poshtë) Pllaka bërthamore FPGA, çipi ZYNQ bazohet në XC7Z010-1CLG400I të serisë ZYNQ7000 të kompanisë XILINX. Sistemi PS i çipit ZYNQ integron dy procesorë ARM CortexTM-A9, ndërlidhje AMBA®, memorie të brendshme, ndërfaqe memorie të jashtme dhe pajisje periferike. FPGA e çipit ZYNQ përmban një mori qelizash logjike të programueshme, DSP dhe RAM të brendshëm.
• Ky bord bazë përdor dy çipa MT41K128M16TW-107 DDR3 të Micron, secili prej të cilëve ka një kapacitet prej 256MB; dy çipat DDR kombinohen për të formuar një gjerësi të autobusit të të dhënave 32-bit dhe frekuencën e orës së të dhënave të leximit dhe shkrimit midis ZYNQ dhe DDR3 deri në 533Mhz; ky konfigurim mund të plotësojë nevojat e përpunimit të të dhënave me gjerësi të lartë të brezit të sistemit
• Për t'u lidhur me tabelën mbajtëse, dy lidhësit nga bordi në bord të kësaj borde bërthamore zgjerohen me porte USB në anën e PS, ndërfaqet Gigabit Ethernet, folenë e kartës SD dhe porte të tjera MIO të mbetura (48). Si dhe pothuajse të gjitha portat IO (100) të BANK13 (vetëm për AC7Z010), BAN34 dhe BANK35 në anën PL, nivelet IO të BANK34 dhe BANK35 mund të sigurohen përmes bordit të transportuesit për të përmbushur kërkesat e përdoruesve për ndërfaqe të niveleve të ndryshme. Për përdoruesit që kanë nevojë për shumë IO, ky bord bazë do të jetë një zgjedhje e mirë. Dhe pjesa e lidhjes IO, çipi ZYNQ me ndërfaqen midis gjatësisë së barabartë dhe përpunimit diferencial, dhe madhësia e bordit të bërthamës është vetëm 35 * 42 (mm), e cila është shumë e përshtatshme për zhvillim dytësor.

Çipi ZYNQ

Pllaka kryesore FPGA AC7Z010 përdor çipin e serisë Zynq7000 të Xilinx, modul XC7Z010-1CLG400I. Sistemi PS i çipit integron dy procesorë ARM Cortex™-A9, ndërlidhje AMBA®, memorie të brendshme, ndërfaqe memorie të jashtme dhe pajisje periferike. Këto pajisje periferike përfshijnë kryesisht ndërfaqen e autobusit USB, ndërfaqen Ethernet, ndërfaqen SD/SDIO, ndërfaqen e autobusit I2C, ndërfaqen e autobusit CAN, ndërfaqen UART, GPIO etj. PS mund të funksionojë në mënyrë të pavarur dhe të fillojë me ndezjen ose rivendosjen. Figura 2-2-1 detajon Diagramin e Përgjithshëm të Bllokut të Çipit ZYNQ7000.

Parametrat kryesorë të pjesës së sistemit PS janë si më poshtë:

• Procesor aplikacioni me bazë CortexA9 me dy bërthama ARM, arkitekturë ARM-v7, deri në 800 MHz
• 32 KB instruksione të nivelit 1 dhe memorie të dhënash për CPU, 512 KB niveli 2 memorie 2 ndarja e CPU-së
• ROM-i i nisjes në çip dhe RAM-i në çip 256 KB
• Ndërfaqja e ruajtjes së jashtme, mbështetje 16/32 bit DDR2, ndërfaqe DDR3
• Mbështetje për dy Gigabit NIC: DMA me agregat divergjent, ndërfaqe GMII, RGMII, SGMII
• Dy ndërfaqe USB2.0 OTG, secila prej të cilave mbështet deri në 12 nyje
• Dy ndërfaqe autobusësh CAN2.0B
• Dy kartë SD, SDIO, kontrollues të pajtueshëm me MMC
• 2 SPI, 2 UART, 2 ndërfaqe I2C
• 4 palë GPIO 32 bit, 54 (32 + 22) si sistem PS IO, 64 të lidhur me PL
• Lidhje me gjerësi të lartë brezi brenda PS dhe PS me PL

Parametrat kryesorë të pjesës logjike PL janë si më poshtë:

• Qelizat logjike: 28K
• Tabelat e kërkimit (LUT): 17600
• Flip-flops: 35,200
• 18x25MACC: 80
• RAM-i i bllokuar: 240 KB
• Dy konvertues AD për vëllim në çiptage, sensori i temperaturës dhe deri në 17 kanale hyrëse diferenciale të jashtme, 1MBPS
• Shpejtësia e çipit XC7Z100-1CLG400I është -1, klasa industriale, paketa është BGA400, hapi i kunjit është 0.8 mm. Përkufizimi specifik i modelit të çipit të serisë ZYNQ7000 është paraqitur në Figurën 2-2-2

DDR3 DRAM

• Pllaka kryesore FPGA AC7Z010 është e pajisur me dy çipa Micron DDR3 SDRAM (1 GB në total), modeli MT41K128M16TW-107 (Përputhshëm me Hynix
• H5TQ2G63AFR-PBI). Gjerësia totale e autobusit të DDR3 SDRAM është 32 bit. DDR3 SDRAM funksionon me një shpejtësi maksimale prej 533 MHz (shkalla e të dhënave 1066 Mbps). Sistemi i memories DDR3 lidhet drejtpërdrejt me ndërfaqen e memories së BANK 502 të Sistemit të Përpunimit ZYNQ (PS). Konfigurimi specifik i DDR3 SDRAM tregohet në Tabelën 2-3-1 më poshtë:

Numri Bit	Modeli i çipit	Kapaciteti	Fabrika
U8, U9	MT41K128M16TW-107	256M x 16bit	Mikron

Tabela 2-3-1: Konfigurimi i DDR3 SDRAM

Dizajni i harduerit të DDR3 kërkon konsideratë të rreptë të integritetit të sinjalit. Ne kemi konsideruar plotësisht rezistencën/rezistencën e terminalit që përputhet, kontrollin e rezistencës së gjurmës dhe kontrollin e gjatësisë së gjurmës në dizajnin e qarkut dhe dizajnin e PCB-ve për të siguruar funksionimin me shpejtësi të lartë dhe të qëndrueshme të DDR3.

Caktimi i pinit DDR3 DRAM:

Emri i sinjalit	Emri i pinit ZYNQ	Numri i pinit ZYNQ
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPI Flash

Pllaka bërthamore FPGA AC7Z010 është e pajisur me një çip 256 MBit Quad-SPI FLASH, modeli i flashit është W25Q256FVEI, i cili përdor 3.3V CMOS voltage standarde. Për shkak të natyrës jo të paqëndrueshme të QSPI FLASH, ai mund të përdoret si një pajisje boot për sistemin për të ruajtur imazhin e nisjes së sistemit. Këto imazhe përfshijnë kryesisht bit FPGA files, kodin e aplikacionit ARM dhe të dhëna të tjera të përdoruesit files. Modelet specifike dhe parametrat përkatës të QSPI FLASH tregohen në tabelën 2-4-1.

Pozicioni	Model	Kapaciteti	Fabrika
U15	W25Q256FVEI	32 M Byte	Winbond

Tabela 2-4-1: Specifikimi i QSPI FLASH
QSPI FLASH është i lidhur me portën GPIO të BANK500 në seksionin PS të çipit ZYNQ. Në hartimin e sistemit, funksionet e portit GPIO të këtyre portave PS duhet të konfigurohen si ndërfaqe QSPI FLASH. Figura 2-4-1 tregon Flashin QSPI në skemë.

Konfiguro caktimet e pinit të çipit:

Emri i sinjalit	Emri i pinit ZYNQ	Numri i pinit ZYNQ
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Konfigurimi i orës

Bordi bazë AC7Z010 siguron një orë aktive për sistemin PS, në mënyrë që sistemi PS të mund të funksionojë në mënyrë të pavarur.
Burimi i orës së sistemit PS
Çipi ZYNQ siguron hyrje të orës 33.333333MHz për pjesën PS përmes kristalit X1 në tabelën bazë. Hyrja e orës është e lidhur me pinin PS_CLK_500 të çipit ZYNQ BANK500. Diagrami i tij skematik është paraqitur në Figurën 2-5-1:

Caktimi i kunjit të orës:

Emri i sinjalit	Pin ZYNQ
PS_CLK_500	E7

Furnizimi me energji elektrike
Furnizimi me energji voltage i bordit bazë AC7Z010 është DC5V, i cili furnizohet duke lidhur tabelën mbajtëse. Përveç kësaj, fuqia e BANK34 dhe BANK35 sigurohet edhe përmes bordit të transportuesit. Diagrami skematik i modelit të furnizimit me energji elektrike në tabelën bazë është paraqitur në Figurën 2-6-1:

Bordi i zhvillimit FPGA mundësohet nga + 5V dhe konvertohet në katër furnizime me energji elektrike + 1.0V, + 1.8V, + 1.5V, + 3.3V përmes katër çipave të rrymës DC/DC. Rryma e daljes prej + 1.0V mund të arrijë 6A, + 1.8V dhe + 1.5V rryma dalëse e energjisë është 3A, + rryma dalëse 3.3V është 500mA. J29 gjithashtu ka 4 kunja secila për të furnizuar me energji FPGA BANK34 dhe BANK35. Parazgjedhja është 3.3 V. Përdoruesit mund të ndryshojnë fuqinë e BANK34 dhe BANK35 duke ndryshuar VCCIO34 dhe VCCIO35 në planin e pasmë. 1.5V gjeneron VTT dhe VREF voltagkërkohen nga DDR3 përmes TPS51206 të TI. Funksionet e secilës shpërndarje të energjisë janë paraqitur në tabelën e mëposhtme:

Furnizimi me energji elektrike	Funksioni
+1.0 V	ZYNQ PS dhe seksioni PL Core Voltage
+1.8 V	ZYNQ PS dhe PL pjesë ndihmëse voltage BANK501 IO voltage
+3.3 V	ZYNQ Bank0,Banka500,QSIP FLASH Ora Kristal

+1.5 V	DDR3, ZYNQ Bank501
VREF,VTT(+0.75V)	DDR3
VCCIO34/35	Bank34, Bank35

Për shkak se furnizimi me energji i ZYNQ FPGA ka kërkesat e sekuencës së ndezjes, në dizajnin e qarkut, ne kemi projektuar sipas kërkesave të energjisë të çipit. Sekuenca e ndezjes është dizajni i qarkut +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) për të siguruar funksionimin normal të çipit. Për shkak se standardet e nivelit të BANK34 dhe BANK35 përcaktohen nga furnizimi me energji elektrike i siguruar nga bordi i transportuesit, më i larti është 3.3V. Kur dizajnoni tabelën mbajtëse për të siguruar fuqinë VCCIO34 dhe VCCIO35 për bordin bazë, sekuenca e ndezjes është më e ngadaltë se + 5V.

Dimensioni i madhësisë së tabelës bazë AC7Z010

Caktimi i pinit të lidhësve nga bordi në tabelë
Bordi bazë ka gjithsej dy porte zgjerimi me shpejtësi të lartë. Ai përdor dy lidhëse ndër-borde me 120 pin (J29/J30) për t'u lidhur me tabelën mbajtëse. Hapësira PIN e lidhësit të bordit me bordin është 0.5 mm, mes tyre, J29 është i lidhur me fuqinë 5V, hyrjen e energjisë VCCIO, disa sinjale IO dhe JTAG sinjalet, dhe J30 është i lidhur me sinjalet e mbetura IO dhe MIO. Niveli IO i BANK34 dhe BANK35 mund të ndryshohet duke rregulluar hyrjen VCCIO në lidhës, niveli më i lartë nuk i kalon 3.3V. Pllaka mbajtëse AX7Z010 që ne projektuam është 3.3V si parazgjedhje. Vini re se IO e BANK13 nuk është

Caktimi i kunjit të bordit me lidhësin J29 të bordit

Pin J29	Sinjali  Emri	Pin ZYNQ Numri	Pin J29	Emri i sinjalit	Pin ZYNQ Numri
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	GND	–	10	GND	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	GND	–	20	GND	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	GND	–	30	GND	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	GND	–	40	GND	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	GND	–	50	GND	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18
59	GND	–	60	GND	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	GND	–	70	GND	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	GND	–	80	GND	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	GND	–	90	GND	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	GND	–	100	GND	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	GND	–	110	GND	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_DONE	R11

Caktimi i kunjit të bordit me lidhësin J30 të bordit

Pin J30	Emri i sinjalit	Pin ZYNQ Numri	Pin J30	Emri i sinjalit	ZYNQ Numri i pinit
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	GND	T13	10	GND	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	GND	T13	20	GND	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	GND	T13	30	GND	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	GND	T13	40	GND	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	GND	T13	50	GND	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	GND	T13	60	GND	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	GND	T13	70	GND	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	GND	T13	80	GND	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	GND	T13	90	GND	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	GND	T13	100	GND	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	GND	T13	110	GND	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

www.alinx.com

Dokumentet / Burimet

Bordi i zhvillimit të ALINX AC7Z020 ZYNQ7000 FPGA [pdf] Manuali i Përdoruesit AC7Z020, AC7Z020 ZYNQ7000 FPGA Board Development, ZYNQ7000 FPGA Development Board, FPGA Development Board, Development Board, Board

Referencat

• Manuali i Përdoruesit