Bordi i Zhvillimit të ALTERA Cyclone VE FPGA

Informacioni i produktit

Specifikimet

• Modeli FPGA: Cikloni VE FPGA (5CEFA7F31I7N)
• Paketa FPGA: FineLine BGA me 896 kunja (FBGA)
• Kontrolluesi: Konfigurimi paralel i shpejtë pasiv i ndezjes (FPP).
• Modeli CPLD: MAX II CPLD (EPM240M100I5N)
• Paketa CPLD: FBGA me 100 kunja
• Gjenerator i programueshëm i orës për hyrjen e orës referencë FPGA
• Oscilator me një skaj 50 MHz për hyrjen e orës FPGA dhe MAX V CPLD
• Oscilator me një skaj 100 MHz për hyrjen e orës së konfigurimit MAX V CPLD
• Hyrja SMA (LVDS)
• Kujtesa:
  • Dy pajisje DDR256 SDRAM 3 Mbajt (MB) me një autobus të dhënash 16-bit
  • Një SSRAM 18 Mbit (Mb).
  • Një blic sinkron 512 Mb
  • Një SDRAM LPDDR512 2-MB me një autobus të dhënash 32-bit (në këtë tabelë përdoret vetëm autobusi i të dhënave 16-bit)
  • Një PROM serike 64 Kb I2C e fshirë elektrike (EEPROM)
• Mekanike: Pllakë me përmasa 6.5 ​​x 4.5

Udhëzimet e përdorimit të produktit

Kapitulli 1: Mbiview

Përshkrimi i përgjithshëm

Bordi i zhvillimit të Cyclone VE FPGA është krijuar për të ofruar aftësi të avancuara të projektimit me veçori të tilla si rikonfigurimi i pjesshëm. Ofron funksionim më të shpejtë, konsum më të ulët të energjisë dhe kohë më të shpejtë në treg në krahasim me familjet e mëparshme FPGA.

Lidhje të dobishme

Për më shumë informacion mbi temat e mëposhtme, referojuni dokumenteve përkatëse:

• Familja e pajisjeve të Cyclone V: Manuali i pajisjes Cyclone V
• Specifikimi i HSMC: Specifikimi i kartës së ndërmjetme me shpejtësi të lartë (HSMC).

Kapitulli 2: Përbërësit e Bordit

Blloqet e komponentëve të bordit

Bordi i zhvillimit përmban blloqet kryesore të komponentëve të mëposhtëm:

• Një ciklon VE FPGA (5CEFA7F31I7N) në një FineLine BGA me 896 kunja (FBGA)
• Kontrolluesi: Konfigurimi paralel i shpejtë pasiv i ndezjes (FPP).
• MAX II CPLD (EPM240M100I5N) në një paketë FBGA me 100 pin
• Gjenerator i programueshëm i orës për hyrjen e orës referencë FPGA
• Oscilator me një skaj 50 MHz për hyrjen e orës FPGA dhe MAX V CPLD
• Oscilator me një skaj 100 MHz për hyrjen e orës së konfigurimit MAX V CPLD
• Hyrja SMA (LVDS)
• Kujtesa:
  • Dy pajisje DDR256 SDRAM 3 Mbajt (MB) me një autobus të dhënash 16-bit
  • Një SSRAM 18 Mbit (Mb).
  • Një blic sinkron 512 Mb
  • Një SDRAM LPDDR512 2-MB me një autobus të dhënash 32-bit (në këtë tabelë përdoret vetëm autobusi i të dhënave 16-bit)
  • Një PROM serike 64 Kb I2C e fshirë elektrike (EEPROM)

Mekanike

Bordi i zhvillimit ka një madhësi prej 6.5 x 4.5 inç.

Kapitulli 3: Referenca e Komponentëve të Bordit

Ky seksion ofron informacion të detajuar për secilin komponent të bordit dhe funksionalitetin e tij. Ju lutemi referojuni Manualit të Referencës së Bordit të Zhvillimit të Cyclone VE FPGA për më shumë informacion.

Pyetjet e shpeshta

Pyetje: Ku mund t'i gjej HSMC-të më të fundit të disponueshme?

Përgjigje: Për të parë një listë të HSMC-ve më të fundit të disponueshme ose për të shkarkuar një kopje të specifikimeve të HSMC, referojuni faqes Kartat e vajzave të Bordit të Zhvillimit të Altera webfaqe.

Pyetje: Cilat janë përparimettages të Bordit të Zhvillimit të Cyclone VE FPGA?

Përgjigje: Bordi i Zhvillimit të Cyclone VE FPGA ofron avancime dhe inovacione të dizajnit, të tilla si rikonfigurimi i pjesshëm, të cilat sigurojnë funksionim më të shpejtë, konsum më të ulët të energjisë dhe kohë më të shpejtë në treg në krahasim me familjet e mëparshme FPGA.

Pyetje: Ku mund të gjej më shumë informacion rreth familjes së pajisjeve Cyclone V?

Përgjigje: Për më shumë informacion rreth familjes së pajisjeve Cyclone V, referojuni manualit të pajisjes Cyclone V.

Pyetje: Cila është madhësia e bordit të zhvillimit?

Përgjigje: Bordi i zhvillimit ka një madhësi prej 6.5 x 4.5 inç.

101 Inovacioni Drive
San Jose, CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation. Të gjitha të drejtat e rezervuara. Fjalët dhe logot ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS dhe STRATIX janë marka tregtare të Altera Corporation dhe të regjistruara në Zyrën e Patentave dhe Markave të SHBA-së dhe në vende të tjera. Të gjitha fjalët dhe logot e tjera të identifikuara si marka tregtare ose marka shërbimi janë pronë e mbajtësve të tyre përkatës siç përshkruhet në www.altera.com/common/legal.html. Altera garanton performancën e produkteve të saj gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Altera-s, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Altera nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që lind nga aplikimi ose përdorimi i çdo informacioni, produkti ose shërbimi të përshkruar këtu, përveçse siç është rënë dakord shprehimisht me shkrim nga Altera. Klientët e Altera këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime.
Gusht 2017 Bordi i Zhvillimit të Cyclone VE FPGA të Altera Corporation
Manuali i referencës

Ky dokument përshkruan veçoritë e harduerit të bordit të zhvillimit Cyclone® VE FPGA, duke përfshirë informacionin e detajuar të pin-out dhe referencës së komponentëve të kërkuar për të krijuar dizajne të personalizuara FPGA që ndërlidhen me të gjithë komponentët e tabelës.

Mbiview

Përshkrimi i përgjithshëm

Bordi i zhvillimit të Cyclone VE FPGA ofron një platformë harduerike për zhvillimin dhe prototipin e modeleve me fuqi të ulët, me performancë të lartë dhe me logjikë intensive duke përdorur Cyclone VE FPGA të Altera-s. Bordi ofron një gamë të gjerë pajisjesh periferike dhe ndërfaqesh memorie për të lehtësuar zhvillimin e modeleve Cyclone VE FPGA. Një lidhës i kartës së ndërmjetme me shpejtësi të lartë (HSMC) është i disponueshëm për të shtuar funksionalitet shtesë nëpërmjet një sërë HSMC-sh të disponueshme nga Altera® dhe partnerë të ndryshëm.

• Për të parë një listë të HSMC-ve më të fundit të disponueshme ose për të shkarkuar një kopje të specifikimeve të HSMC, referojuni faqes Kartat e vajzave të Bordit të Zhvillimit të Altera webfaqe.
  Përparimet dhe risitë e dizajnit, të tilla si rikonfigurimi i pjesshëm, sigurojnë që dizajnet e zbatuara në FPGA-të e Cyclone VE të funksionojnë më shpejt, me fuqi më të ulët dhe të kenë një kohë më të shpejtë në treg sesa familjet e mëparshme FPGA.
• Për më shumë informacion mbi temat e mëposhtme, referojuni dokumenteve përkatëse:
  • Familja e pajisjeve Cyclone V, referojuni manualit të pajisjes Cyclone V.
  • Specifikimi HSMC, referojuni Specifikimit të Kartës së ndërmjetme me shpejtësi të lartë (HSMC).

Blloqet e komponentëve të bordit

Bordi i zhvillimit përmban blloqet kryesore të komponentëve të mëposhtëm:

• Një Cyclone VE FPGA (5CEFA7F31I7N) në një paketë FineLine BGA (FBGA) me 896 pin
  • 149,500 lekë
  • 56,480 module logjike adaptive (ALM)
  • 6,860 Kb (Kb) M10K dhe memorie MLAB 836 Kb
  • Shtatë sythe të bllokuara me fazë të pjesshme (PLL)
  • 312 shumëzues 18×18-bit
  • 480 hyrje/dalje për qëllime të përgjithshme (GPIO)
  • Vëllimi i bërthamës 1.1-Vtage
• Qarku i konfigurimit FPGA
  • Konfigurimi serial aktiv (AS) x1 ose AS x4 (EPCQ256SI16N)
  • MAX® V CPLD (5M2210ZF256I5N) në një paketë FBGA me 256 pin si kontrollues i sistemit
  • Konfigurimi paralel i shpejtë pasiv i ndezjes (FPP).
  • MAX II CPLD (EPM240M100I5N) në një paketë FBGA me 100 kunja si pjesë e USB-BlasterTM II të integruar për përdorim me programuesin Quartus® II
• Qarku i orës
  • Gjenerator i programueshëm i orës për hyrjen e orës referencë FPGA
  • Oscilator me një skaj 50 MHz për hyrjen e orës FPGA dhe MAX V CPLD
  • Oscilator me një skaj 100 MHz për hyrjen e orës së konfigurimit MAX V CPLD
  • Hyrja SMA (LVDS)
• Kujtesa
  • Dy pajisje DDR256 SDRAM 3 Mbajt (MB) me një autobus të dhënash 16-bit
  • Një SSRAM 18 Mbit (Mb).
  • Një blic sinkron 512 Mb
  • Një SDRAM LPDDR512 2-MB me një autobus të dhënash 32-bit (në këtë tabelë përdoret vetëm autobusi i të dhënave 16-bit)
  • Një PROM serike 64 Kb I2C e fshirë elektrike (EEPROM)
• Hyrja/dalja e përgjithshme e përdoruesit
  • LED dhe ekrane
  • Katër LED të përdoruesve
  • LED me një ngarkesë konfigurimi
  • Një konfigurim i bërë LED
  • LED një gabim
  • Tre LED të zgjedhur konfigurimi
  • Katër LED të statusit USB-Blaster II të integruara
  • Tre LED të ndërfaqes HSMC
  • Dhjetë LED Ethernet
  • Dy LED të transmetimit dhe pranimit të të dhënave UART
  • Dy ndërfaqe USB-UART TX / RX LED
  • Një fuqi në LED
  • Një ekran LCD me dy linja me karaktere
• Butonat e shtypjes
  • Një buton shtypjeje i rivendosjes së CPU-së
  • Një buton shtypës i rivendosjes MAX V
  • Butoni i shtypjes së zgjedhjes së një programi
  • Një buton i konfigurimit të programit
  • Katër butona të përgjithshëm të përdoruesit
• çelsat DIP
  • Katër çelsin e kontrollit të kontrolluesit të sistemit MAX V CPLD
  • Dy JTAG çelsat DIP të kontrollit të zinxhirit
  • Një çelës DIP i kontrollit të ventilatorit
  • Katër ndërprerës DIP të përdoruesve të përgjithshëm
• Furnizimi me energji elektrike
  Hyrja DC 14–20-V (laptop).
• Mekanike
  Pllakë me përmasa 6.5 ​​x 4.5 inç

Diagrami i bllokut të bordit të zhvillimit

Figura 1–1 tregon një bllok diagram të bordit të zhvillimit Cyclone VE FPGA.

Trajtimi i Bordit

Kur trajtoni tabelën, është e rëndësishme të respektoni masat paraprake të shkarkimit statik të mëposhtëm:

kujdes
Pa trajtimin e duhur antistatik, bordi mund të dëmtohet. Prandaj, përdorni masa paraprake antistatike kur prekni tabelën.

Komponentët e Bordit

Ky kapitull prezanton komponentët kryesorë në bordin e zhvillimit të Cyclone VE FPGA. Figura 2–1 ilustron vendndodhjet e komponentëve dhe Tabela 2–1 ofron një përshkrim të shkurtër të të gjitha veçorive të komponentëve të tabelës.

Një grup i plotë skematikësh, një bazë të dhënash të paraqitjes fizike dhe GERBER files për bordin e zhvillimit gjenden në drejtorinë e dokumenteve të kompletit të zhvillimit të Cyclone VE FPGA.

Për informacion në lidhje me ndezjen e bordit dhe instalimin e softuerit demonstrues, referojuni udhëzuesit të përdorimit të Kompletit të Zhvillimit të Cyclone VE FPGA.

Ky kapitull përbëhet nga seksionet e mëposhtme:

• “Ambi bordinview"
• “Pajisja e veçuar: Cyclone VE FPGA” në faqen 2–4
• “MAX V CPLD 5M2210 System Controller” në faqen 2–5
• “Konfigurimi FPGA” në faqen 2–10
• “Circuitry Clock” në faqen 2–18
•  “Input/Output i përgjithshëm i përdoruesit” në faqen 2–20
• “Përbërësit dhe ndërfaqet” në faqen 2–24
• “Kujtesa” në faqen 2–32
• “Furnizimi me energji elektrike” në faqen 2–41

Bordi Mbiview

Ky seksion ofron një mbiview i bordit të zhvillimit të Cyclone VE FPGA, duke përfshirë një imazh të shënuar të tabelës dhe përshkrimet e komponentëve. Figura 2-1 tregon një mbiview të veçorive të bordit.

Tabela 2–1 përshkruan komponentët dhe liston referencat e tyre përkatëse të tabelës.

Tabela 2–1. Përbërësit e tabelës (Pjesa 1 nga 3)

Bordi Referenca	Lloji	Përshkrimi
Të paraqitura Pajisjet
U1	FPGA	Cikloni VE FPGA, 5CEFA7F31I7N, FBGA me 896 kunja.
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, FBGA me 256 kunja.
Konfigurimi, Statusi, dhe Elementet e konfigurimit
J4	JTAG kokë zinxhiri	Ofron akses në JTAG zinxhir dhe çaktivizon USB-Blaster II të integruar kur përdorni një kabllo të jashtme USB-Blaster.
SW2	JTAG çelësi DIP i kontrollit të zinxhirit	Hiqni ose përfshini pajisjet në J aktiveTAG zinxhir.
J10	Lidhës USB tip-B	Ndërfaqja USB për programimin dhe korrigjimin e FPGA përmes USB-Blaster II J të integruarTAG nëpërmjet një kabllo USB të tipit B.

Tabela 2–1. Përbërësit e tabelës (Pjesa 2 nga 3)

Bordi Referenca	Lloji	Përshkrimi
SW3	Cilësimet e tabelës DIP switch	Kontrollon funksionet e kontrolluesit të sistemit MAX V CPLD 5M2210, të tilla si aktivizimi i orës, kontrolli i hyrjes së orës SMA dhe cili imazh të ngarkohet nga memoria flash në momentin e ndezjes.
SW1	Ndërprerës MSEL DIP	Kontrollon skemën e konfigurimit në tabelë. Kunjat MSEL 0, 1, 2 dhe 4 lidhen me çelësin DIP ndërsa kunja 3 MSEL lidhet me tokëzimin.
S2	Butoni i shtypjes së zgjedhjes së programit	Aktivizon LED-të e përzgjedhjes së programit, i cili zgjedh imazhin e programit që ngarkohet nga memoria flash në FPGA.
S1	Butoni i shtypjes së konfigurimit të programit	Ngarkoni imazhin nga memoria flash në FGPA bazuar në cilësimet e LED-ve të zgjedhura të programit.
D19	Konfigurimi i bërë LED	Ndizet kur konfigurohet FPGA.
D18	Ngarkoni LED	Ndizet kur kontrolluesi i sistemit MAX V CPLD 5M2210 po konfiguron në mënyrë aktive FPGA-në.
D17	Gabim LED	Ndizet kur konfigurimi FPGA nga memoria flash dështon.
D35	LED energji	Ndizet kur ka fuqi 5.0 V.
D25 ~ D27	Programoni LED të zgjedhur	Ndizet për të treguar sekuencën LED që përcakton se cili imazh i memories flash ngarkohet në FPGA kur shtypni butonin e shtypjes së zgjedhjes së programit. Referojuni tabelës 2–6 për cilësimet LED.
D1 ~ D10	LEDs Ethernet	Ndizet për të treguar shpejtësinë e lidhjes, si dhe aktivitetin e transmetimit ose marrjes.
D20, D21	LED porta HSMC	Ju mund t'i konfiguroni këto LED për të treguar aktivitetin e transmetimit ose të marrjes.
D22	Porta HSMC e pranishme LED	Ndizet kur një kartë bijë futet në portën HSMC.
D15, D16	LED USB-UART	Ndizet kur transmetuesi dhe marrësi USB-UART janë në përdorim.
D23, D24	LED seriale UART	Ndizet kur transmetuesi dhe marrësi UART janë në përdorim.
Ora Qarku
X1	Oscilator i programueshëm	Oscilator i programueshëm me frekuenca të paracaktuara prej 125 MHz. Frekuenca është e programueshme duke përdorur GUI-në e kontrollit të orës që funksionon në kontrolluesin e sistemit MAX V CPLD 5M2210.
U4	Oscilator 50-MHz	Oscilator kristal 50.000 MHz për logjikën e qëllimit të përgjithshëm.
X3	Oscilator 100-MHz	Oscilator kristal 100.000-MHz për kontrolluesin e sistemit MAX V CPLD 5M2210.
J2, J3	Lidhëset SMA të hyrjes së orës	Drejtoni hyrjet e orës të përputhshme me LVDS në buferin e multiplekserit të orës.
J4	Konektori SMA i daljes së orës	Nxirrni daljen e orës 2.5-V CMOS nga FPGA.
Gjeneral Përdoruesi Input/Dalje
D28 ~ D31	LED të përdoruesit	Katër LED të përdoruesve. Ndizet kur ngasni me shpejtësi të ulët.
SW3	Ndërprerësi DIP i përdoruesit	Ndërprerës DIP me katër përdorues. Kur çelësi është ON, zgjidhet një logjik 0.
S4	Butoni i shtypjes së rivendosjes së CPU-së	Rivendos logjikën FPGA.
S3	Butoni i shtypjes së rivendosjes MAX V	Rivendos kontrolluesin e sistemit MAX V CPLD 5M2210.
S5 ~ S8	Butonat e përgjithshëm të shtypjes së përdoruesit	Katër butona të përdoruesve. I shtyrë poshtë kur shtypet.
Kujtesa Pajisjet
U7, U8	Memorie DDR3 x32	Dy SDRAM DDR256 3 MB me një autobus të dhënash 16-bit.
U9	LPDDR2 x 16 memorie	512-MB LPDDR 2 SDRAM me autobus 32-bit, vetëm autobus 16-bit përdoret në këtë tabelë.

Tabela 2–1. Përbërësit e tabelës (Pjesa 3 nga 3)

Bordi Referenca	Lloji	Përshkrimi
U10	Memorie flash x16	Pajisjet flash sinkron 512 Mb me një autobus të dhënash 16-bit për memorie jo të paqëndrueshme.
U11	Memorie SSRAM x16	RAM sinkron standard 18 Mb me një autobus të dhënash 12-bit dhe barazi 4-bit.
U12	EEPROM	Seriali EEPROM 64 Mb I2C.
Komunikimi Portet
J1	Porta HSMC	Ofron 84 CMOS ose 17 kanale LVDS për specifikim HSMC.
J11	Gigabit Ethernet port	Lidhës RJ-45 i cili siguron një lidhje Ethernet 10/100/1000 nëpërmjet një Marvell 88E1111 PHY dhe funksionit të bazuar në FPGA Altera Triple Speed ​​Ethernet MegaCore në modalitetin RGMII.
J12	Porta serike UART	Lidhës 9-pin DSUB me marrës RS-232 për të implementuar kanalin UART serial RS-232.
J13	Porta USB-UART	Lidhës USB me urë USB-në-UART për ndërfaqen serike UART.
J15, J16	Korrigjimi i titujve	Dy tituj 2×8 për qëllime korrigjimi.
Video dhe Ekrani Portet
J14	LCD me karakter	Lidhës që lidhet me një modul LCD të ofruar me 16 karaktere × 2 rreshta së bashku me dy ndalesa.
Fuqia Furnizimi
J17	Prizë hyrëse DC	Pranon një furnizim me energji 14–20 V DC.
SW5	Ndërprerësi i rrymës	Ndizni ose fikni bordin kur energjia furnizohet nga foleja e hyrjes DC.

Pajisja e veçuar: Cyclone VE FPGA

Bordi i zhvillimit Cyclone VE FPGA përmban një pajisje Cyclone VE FPGA 5CEFA7F31I7N (U1) në një paketë FBGA me 896 kunja.

Për më shumë informacion rreth familjes së pajisjes Cyclone V, referojuni manualit të pajisjes Cyclone V.
Tabela 2–2 përshkruan veçoritë e pajisjes Cyclone VE FPGA 5CEFA7F31I7N.

Tabela 2–2. Karakteristikat e Cyclone VE FPGA

ALMs	Ekuivalente LEs	M10K RAM Blloqe	RAM total (Kbit)	18-bit × 18-bit Shumëzuesit	PLL-të	Paketa Lloji
56,480	149,500	6,860	836	312	7	FBGA me 896 kunja

Burimet I/O
Pajisja Cyclone VE FPGA 5CEFA7F31I7N ka gjithsej 480 hyrje/dalje përdoruesish. Tabela 2–3 liston numrin e pineve I/O të Cyclone VE FPGA dhe përdorimin sipas funksionit në tabelë.

Tabela 2-3. Cikloni VE FPGA I/O numërimi i pineve

Funksioni	I/O Standard	I/O Numëroni	E veçanta Kunjat
DDR3	1.5-V SSTL	71	Një pin diferencial x4 DQS
LPDDR2	1.2-V HSUL	37	Një pin diferencial x2 DQS
Flash, SSRAM, EEPROM dhe MAX V Autobus FSM	2.5-V CMOS, 3.3-V LVCMOS	69	—
Porta HSMC	2.5-V CMOS + LVDS	79	17 LVDS, I2C
Gigabit Ethernet port	2.5-V CMOS	42	—
USB-Blaster II i integruar	2.5-V CMOS	20	—
Koka e korrigjimit	1.5-V, 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5-V CMOS	12	—
Butonat e shtypjes	2.5-V CMOS	5	Një kunj DEV_CLRn
çelsat DIP	2.5-V CMOS	4	—
LCD me karakter	2.5-V CMOS	11	—
LED	2.5-V CMOS	9	—
Ora ose oshilatorët	2.5-V CMOS + LVDS	12	Një kunj nga ora
Gjithsej I/O Përdorur:		395

Kontrolluesi i sistemit MAX V CPLD 5M2210
Bordi përdor kontrolluesin e sistemit 5M2210, një Altera MAX V CPLD, për qëllimet e mëposhtme:

• Konfigurimi FPGA nga flashi
• Matja e energjisë
• Regjistrat e kontrollit dhe statusit për përditësimin e sistemit në distancë

Figura 2–2 ilustron funksionalitetin e kontrolluesit të sistemit MAX V CPLD 5M2210 dhe lidhjet e qarkut të jashtëm si një diagram bllok.\

Figura 2-2. MAX V CPLD 5M2210 Diagrami i bllokut të kontrolluesit të sistemit

Tabela 2–4 ​​liston sinjalet I/O të pranishme në kontrolluesin e sistemit MAX V CPLD 5M2210. Emrat dhe funksionet e sinjaleve janë në lidhje me pajisjen MAX V.

Ju mund të shkarkoni një ishampDizajni me vendndodhjet e kunjave dhe detyrat e përfunduara sipas tabelës së mëposhtme nga Dyqani Altera Design. Në Kompletin e Zhvillimit Cyclone VE FPGA, nën Design Examples, klikoni Cyclone VE FPGA Development Kit Baseline Pinout.

Tabela 2-4. MAX V CPLD 5M2210 Dalja e pajisjes së kontrolluesit të sistemit (Pjesa 1 nga 5)

Bordi Referenca (U13)	Skematik Sinjali Emri	I/O Standard	Përshkrimi
N4	5M2210_JTAG_TMS	3.3-V	MAX VJTAG TMS
E9	CLK50_EN	2.5-V	Aktivizimi i oshilatorit 50 MHz
H12	CLK_CONFIG	2.5-V	Hyrja e orës me konfigurim 100 MHz
A15	CLK_ENABLE	2.5-V	Ndërprerësi DIP për aktivizimin e oshilatorit të orës
A13	CLK_SEL	2.5-V	Ndërprerësi DIP për zgjedhjen e orës—SMA ose oshilator
J12	CLKIN_50_MAXV	2.5-V	Hyrja e orës 50 MHz
D9	CLOCK_SCL	2.5-V	Ora I2C me oshilator të programueshëm
C9	CLOCK_SDA	2.5-V	Të dhënat I2C të oshilatorit të programueshëm
D10	CPU_RESETN	2.5-V	Butoni i shtypjes së rivendosjes së FPGA
P12	EXTRA_SIG0	2.5-V	Ndërfaqja e integruar USB-Blaster II. E rezervuar për përdorim në të ardhmen
T13	EXTRA_SIG1	2.5-V	Ndërfaqja e integruar USB-Blaster II. E rezervuar për përdorim në të ardhmen
T15	EXTRA_SIG2	2.5-V	Ndërfaqja e integruar USB-Blaster II. E rezervuar për përdorim në të ardhmen
A2	FACTORY_LOAD	2.5-V	Ndërprerësi DIP për të ngarkuar dizajnin e fabrikës ose të përdoruesit gjatë ndezjes

Tabela 2-4. MAX V CPLD 5M2210 Dalja e pajisjes së kontrolluesit të sistemit (Pjesa 2 nga 5)

Bordi Referenca (U13)	Skematik Sinjali Emri	I/O Standard	Përshkrimi
R14	FACTORY_KËRKESA	2.5-V	Kërkesë e integruar USB-Blaster II për të dërguar komandën FACTORY
N12	FACTORY_STATUS	2.5-V	Statusi i komandës së integruar USB-Blaster II FACTORY
C8	FAN_FORCE_ON	2.5-V	Çelësi DIP për të ndezur ose fikur ventilatorin
N7	FLASH_ADVN	2.5-V	Adresa e memories flash të autobusit FSM është e vlefshme
R5	FLASH_CEN	2.5-V	Aktivizohet çipi i memories flash i autobusit FSM
R6	FLASH_CLK	2.5-V	Ora e memories flash të autobusit FSM
M6	FLASH_OEN	2.5-V	Aktivizoni daljen e memories flash të autobusit FSM
T5	FLASH_RDYBSYN	2.5-V	Memoria flash e autobusit FSM gati
P7	FLASH_RESETN	2.5-V	Rivendosja e memories flash të autobusit FSM
N6	FLASH_WEN	2.5-V	Aktivizimi i shkrimit të memories flash në autobus FSM
K1	FPGA_CONF_DONE	3.3-V	Konfigurimi FPGA është bërë LED
D3	FPGA_CONFIG_D0	3.3-V	Të dhënat e konfigurimit të FPGA
C2	FPGA_CONFIG_D1	3.3-V	Të dhënat e konfigurimit të FPGA
C3	FPGA_CONFIG_D2	3.3-V	Të dhënat e konfigurimit të FPGA
E3	FPGA_CONFIG_D3	3.3-V	Të dhënat e konfigurimit të FPGA
D2	FPGA_CONFIG_D4	3.3-V	Të dhënat e konfigurimit të FPGA
E4	FPGA_CONFIG_D5	3.3-V	Të dhënat e konfigurimit të FPGA
D1	FPGA_CONFIG_D6	3.3-V	Të dhënat e konfigurimit të FPGA
E5	FPGA_CONFIG_D7	3.3-V	Të dhënat e konfigurimit të FPGA
F3	FPGA_CONFIG_D8	3.3-V	Të dhënat e konfigurimit të FPGA
E1	FPGA_CONFIG_D9	3.3-V	Të dhënat e konfigurimit të FPGA
F4	FPGA_CONFIG_D10	3.3-V	Të dhënat e konfigurimit të FPGA
F2	FPGA_CONFIG_D11	3.3-V	Të dhënat e konfigurimit të FPGA
F1	FPGA_CONFIG_D12	3.3-V	Të dhënat e konfigurimit të FPGA
F6	FPGA_CONFIG_D13	3.3-V	Të dhënat e konfigurimit të FPGA
G2	FPGA_CONFIG_D14	3.3-V	Të dhënat e konfigurimit të FPGA
G3	FPGA_CONFIG_D15	3.3-V	Të dhënat e konfigurimit të FPGA
K4	FPGA_MAX_DCLK	3.3-V	Ora e konfigurimit FPGA
J3	FPGA_DCLK	3.3-V	Ora e konfigurimit FPGA
N1	FPGA_NCONFIG	3.3-V	Konfigurimi FPGA është aktiv
J4	FPGA_NSTATUS	3.3-V	Konfigurimi FPGA gati
H1	FPGA_PR_DONE	3.3-V	Rikonfigurimi i pjesshëm i FPGA u krye
P2	FPGA_PR_ERROR	3.3-V	Gabim i pjesshëm i rikonfigurimit të FPGA
E2	FPGA_PR_READY	3.3-V	Rikonfigurimi i pjesshëm i FPGA është gati
F5	FPGA_PR_REQUEST	3.3-V	Kërkesë për rikonfigurim të pjesshëm të FPGA
L5	FPGA_MAX_NCS	3.3-V	Zgjidh çipin e konfigurimit FPGA
E14	FSM_A1	2.5-V	Autobusi i adresave FSM
C14	FSM_A2	2.5-V	Autobusi i adresave FSM

Tabela 2-4. MAX V CPLD 5M2210 Dalja e pajisjes së kontrolluesit të sistemit (Pjesa 3 nga 5)

Bordi Referenca (U13)	Skematik Sinjali Emri	I/O Standard	Përshkrimi
C15	FSM_A3	2.5-V	Autobusi i adresave FSM
E13	FSM_A4	2.5-V	Autobusi i adresave FSM
E12	FSM_A5	2.5-V	Autobusi i adresave FSM
D15	FSM_A6	2.5-V	Autobusi i adresave FSM
F14	FSM_A7	2.5-V	Autobusi i adresave FSM
D16	FSM_A8	2.5-V	Autobusi i adresave FSM
F13	FSM_A9	2.5-V	Autobusi i adresave FSM
E15	FSM_A10	2.5-V	Autobusi i adresave FSM
E16	FSM_A11	2.5-V	Autobusi i adresave FSM
F15	FSM_A12	2.5-V	Autobusi i adresave FSM
G14	FSM_A13	2.5-V	Autobusi i adresave FSM
F16	FSM_A14	2.5-V	Autobusi i adresave FSM
G13	FSM_A15	2.5-V	Autobusi i adresave FSM
G15	FSM_A16	2.5-V	Autobusi i adresave FSM
G12	FSM_A17	2.5-V	Autobusi i adresave FSM
G16	FSM_A18	2.5-V	Autobusi i adresave FSM
H14	FSM_A19	2.5-V	Autobusi i adresave FSM
H20	FSM_A20	2.5-V	Autobusi i adresave FSM
H13	FSM_A21	2.5-V	Autobusi i adresave FSM
H16	FSM_A22	2.5-V	Autobusi i adresave FSM
J13	FSM_A23	2.5-V	Autobusi i adresave FSM
J16	FSM_A24	2.5-V	Autobusi i adresave FSM
T2	FSM_A25	2.5-V	Autobusi i adresave FSM
P5	FSM_A26	2.5-V	Autobusi i adresave FSM
J14	FSM_D0	2.5-V	Autobusi i të dhënave FSM
J15	FSM_D1	2.5-V	Autobusi i të dhënave FSM
K16	FSM_D2	2.5-V	Autobusi i të dhënave FSM
K13	FSM_D3	2.5-V	Autobusi i të dhënave FSM
K15	FSM_D4	2.5-V	Autobusi i të dhënave FSM
K14	FSM_D5	2.5-V	Autobusi i të dhënave FSM
L16	FSM_D6	2.5-V	Autobusi i të dhënave FSM
L11	FSM_D7	2.5-V	Autobusi i të dhënave FSM
L15	FSM_D8	2.5-V	Autobusi i të dhënave FSM
L12	FSM_D9	2.5-V	Autobusi i të dhënave FSM
M16	FSM_D10	2.5-V	Autobusi i të dhënave FSM
L13	FSM_D11	2.5-V	Autobusi i të dhënave FSM
M15	FSM_D12	2.5-V	Autobusi i të dhënave FSM
L14	FSM_D13	2.5-V	Autobusi i të dhënave FSM
N16	FSM_D14	2.5-V	Autobusi i të dhënave FSM

Tabela 2-4. MAX V CPLD 5M2210 Dalja e pajisjes së kontrolluesit të sistemit (Pjesa 4 nga 5)

Bordi Referenca (U13)	Skematik Sinjali Emri	I/O Standard	Përshkrimi
M13	FSM_D15	2.5-V	Autobusi i të dhënave FSM
B8	HSMA_PRSNTN	2.5-V	Porta HSMC e pranishme
L6	JTAG_5M2210_TDI	3.3-V	MAX V CPLD JTAG të dhënat e zinxhirit në
M5	JTAG_5M2210_TDO	3.3-V	MAX V CPLD JTAG të dhënat e zinxhirit jashtë
P3	JTAG_TCK	3.3-V	JTAG orë me zinxhir
P11	M570_CLOCK	2.5-V	Ora 25 MHz në USB-Blaster II të integruar për dërgimin e komandës FACTORY
M1	M570_JTAG_sq	3.3-V	Sinjali i ulët për të çaktivizuar USB-Blaster II të integruar
P10	MAX5_BEN0	2.5-V	Autobusi FSM MAX V bajt aktivizon 0
R11	MAX5_BEN1	2.5-V	Autobusi FSM MAX V bajt aktivizon 1
T12	MAX5_BEN2	2.5-V	Autobusi FSM MAX V bajt aktivizon 2
N11	MAX5_BEN3	2.5-V	Autobusi FSM MAX V bajt aktivizon 3
T11	MAX5_CLK	2.5-V	Autobusi FSM ora MAX V
R10	MAX5_CSN	2.5-V	Zgjedhja e çipit të autobusit FSM MAX V
M10	MAX5_OEN	2.5-V	Aktivizimi i daljes së autobusit FSM MAX V
N10	MAX5_WEN	2.5-V	Aktivizimi i shkrimit të autobusit FSM MAX V
E11	MAX_CONF_DONE	2.5-V	Konfigurimi i integruar USB-Blaster II i bërë LED
A4	MAX_GABIM	2.5-V	LED i gabimit të konfigurimit FPGA
A6	MAX_LOAD	2.5-V	LED aktiv i konfigurimit FPGA
M9	MAX_RESETN	2.5-V	Butoni i shtypjes së rivendosjes MAX V
B7	TEPERTEMP	2.5-V	Aktivizimi i ventilatorit të monitorimit të temperaturës
D12	PGM_CONFIG	2.5-V	Ngarkoni imazhin e memories flash të identifikuar nga LED-të PGM
B14	PGM_LED0	2.5-V	Treguesi i zgjedhjes PGM të memories flash 0
C13	PGM_LED1	2.5-V	Treguesi i zgjedhjes PGM të memories flash 1
B16	PGM_LED2	2.5-V	Treguesi i zgjedhjes PGM të memories flash 2
B13	PGM_SEL	2.5-V	Ndryshon sekuencën LED PGM_LED[2:0]
H4	PSAS_CSn	3.3-V	Zgjidhni çipin e konfigurimit AS
G1	PSAS_DCLK	3.3-V	Ora e konfigurimit AS
G4	PSAS_CONF_DONE	3.3-V	Konfigurimi AS është kryer
H2	PSAS_CONFIGn	3.3-V	Konfigurimi AS është aktiv
G5	PSAS_DATA1	3.3-V	Të dhënat e konfigurimit AS
H3	PSAS_DATA0_ASD0	3.3-V	Të dhënat e konfigurimit AS
J1	PSAS_CEn	3.3-V	Aktivizimi i çipit të konfigurimit AS
R12	SECURITY_MODE	2.5-V	Ndërprerësi DIP për USB-Blaster II të integruar për të dërguar komandën FACTORY në ndezje
E7	SENSE_CS0N	2.5-V	Zgjedhja e çipit të monitorit të energjisë
A5	SENSE_SCK	2.5-V	Ora SPI e monitorit të energjisë
D7	SENSE_SDI	2.5-V	Të dhënat SPI të monitorit të energjisë në
B6	SENSE_SDO	2.5-V	Dalja e të dhënave SPI të monitorit të energjisë

Tabela 2-4. MAX V CPLD 5M2210 Dalja e pajisjes së kontrolluesit të sistemit (Pjesa 5 nga 5)

Bordi Referenca (U13)	Skematik Sinjali Emri	I/O Standard	Përshkrimi
M13	FSM_D15	2.5-V	Autobusi i të dhënave FSM
B8	HSMA_PRSNTN	2.5-V	Porta HSMC e pranishme
L6	JTAG_5M2210_TDI	3.3-V	MAX V CPLD JTAG të dhënat e zinxhirit në
M5	JTAG_5M2210_TDO	3.3-V	MAX V CPLD JTAG të dhënat e zinxhirit jashtë
P3	JTAG_TCK	3.3-V	JTAG orë me zinxhir
P11	M570_CLOCK	2.5-V	Ora 25 MHz në USB-Blaster II të integruar për dërgimin e komandës FACTORY
M1	M570_JTAG_sq	3.3-V	Sinjali i ulët për të çaktivizuar USB-Blaster II të integruar
P10	MAX5_BEN0	2.5-V	Autobusi FSM MAX V bajt aktivizon 0
R11	MAX5_BEN1	2.5-V	Autobusi FSM MAX V bajt aktivizon 1
T12	MAX5_BEN2	2.5-V	Autobusi FSM MAX V bajt aktivizon 2
N11	MAX5_BEN3	2.5-V	Autobusi FSM MAX V bajt aktivizon 3
T11	MAX5_CLK	2.5-V	Autobusi FSM ora MAX V
R10	MAX5_CSN	2.5-V	Zgjedhja e çipit të autobusit FSM MAX V
M10	MAX5_OEN	2.5-V	Aktivizimi i daljes së autobusit FSM MAX V
N10	MAX5_WEN	2.5-V	Aktivizimi i shkrimit të autobusit FSM MAX V
E11	MAX_CONF_DONE	2.5-V	Konfigurimi i integruar USB-Blaster II i bërë LED
A4	MAX_GABIM	2.5-V	LED i gabimit të konfigurimit FPGA
A6	MAX_LOAD	2.5-V	LED aktiv i konfigurimit FPGA
M9	MAX_RESETN	2.5-V	Butoni i shtypjes së rivendosjes MAX V
B7	TEPERTEMP	2.5-V	Aktivizimi i ventilatorit të monitorimit të temperaturës
D12	PGM_CONFIG	2.5-V	Ngarkoni imazhin e memories flash të identifikuar nga LED-të PGM
B14	PGM_LED0	2.5-V	Treguesi i zgjedhjes PGM të memories flash 0
C13	PGM_LED1	2.5-V	Treguesi i zgjedhjes PGM të memories flash 1
B16	PGM_LED2	2.5-V	Treguesi i zgjedhjes PGM të memories flash 2
B13	PGM_SEL	2.5-V	Ndryshon sekuencën LED PGM_LED[2:0]
H4	PSAS_CSn	3.3-V	Zgjidhni çipin e konfigurimit AS
G1	PSAS_DCLK	3.3-V	Ora e konfigurimit AS
G4	PSAS_CONF_DONE	3.3-V	Konfigurimi AS është kryer
H2	PSAS_CONFIGn	3.3-V	Konfigurimi AS është aktiv
G5	PSAS_DATA1	3.3-V	Të dhënat e konfigurimit AS
H3	PSAS_DATA0_ASD0	3.3-V	Të dhënat e konfigurimit AS
J1	PSAS_CEn	3.3-V	Aktivizimi i çipit të konfigurimit AS
R12	SECURITY_MODE	2.5-V	Ndërprerësi DIP për USB-Blaster II të integruar për të dërguar komandën FACTORY në ndezje
E7	SENSE_CS0N	2.5-V	Zgjedhja e çipit të monitorit të energjisë
A5	SENSE_SCK	2.5-V	Ora SPI e monitorit të energjisë
D7	SENSE_SDI	2.5-V	Të dhënat SPI të monitorit të energjisë në
B6	SENSE_SDO	2.5-V	Dalja e të dhënave SPI të monitorit të energjisë

Konfigurimi FPGA

Ky seksion përshkruan metodat e programimit të pajisjes FPGA, memorie flash dhe MAX V CPLD 5M2210 System Controller të mbështetur nga bordi i zhvillimit Cyclone VE FPGA.

Bordi i zhvillimit Cyclone VE FPGA mbështet metodat e mëposhtme të konfigurimit:

• Embedded USB-Blaster II është metoda e paracaktuar për konfigurimin e FPGA duke përdorur programuesin Quartus II në JTAG modaliteti me kabllon USB të dhënë.
•  Shkarkimi i memories flash për konfigurimin e FPGA duke përdorur imazhe të ruajtura nga memoria flash ose me ndezjen ose duke shtypur butonin e shtypjes së konfigurimit të programit (S1).
• USB-Blaster i jashtëm për konfigurimin e FPGA duke përdorur një USB-Blaster të jashtëm që lidhet me JTAG kokë zinxhiri (J4).
• Pajisja EPCQ për konfigurimin FPGA serial ose me katër seri që mbështet skemat e konfigurimit AS x1 ose AS x4.

Programimi FPGA mbi USB-Blaster II të integruar
Kjo metodë konfigurimi zbaton një lidhës USB të tipit B (J10), një pajisje USB 2.0 PHY (U18) dhe një Altera MAX II CPLD EPM570GF100I5N (U16) për të lejuar konfigurimin FPGA duke përdorur një kabllo USB. Ky kabllo USB lidhet drejtpërdrejt ndërmjet lidhësit USB të tipit B në tabelë dhe një porti USB të një kompjuteri që përdor softuerin Quartus II.
USB-Blaster II i integruar në MAX II CPLD EPM570GF100I5N zakonisht zotëron JTAG zinxhir.

Figura 2-3 ilustron JTAG zinxhir.

JTAG çelësi DIP i kontrollit të zinxhirit (SW2) kontrollon kërcyesit e paraqitur në figurën 2–3.
Për të lidhur një pajisje ose ndërfaqe në zinxhir, çelësi i tyre përkatës duhet të jetë në pozicionin OFF. Rrëshqitni të gjithë çelësat në pozicionin ON për të pasur vetëm FPGA në zinxhir.

Kontrolluesi i sistemit MAX V CPLD 5M2210 duhet të jetë në JTAG zinxhir për të përdorur disa nga ndërfaqet GUI.

Tabela 2–5 rendit emrat skematikë të sinjaleve USB 2.0 PHY dhe numrat e tyre përkatës të pinit Cyclone VE FPGA.

Tabela 2–5. Emrat dhe funksionet skematike të sinjaleve USB 2.0 PHY (Pjesa 1 nga 2)

Referenca e Bordit (U18)	Skematik Sinjali Emri	Cikloni VE Numri i pinit FPGA	I/O Standard	Përshkrimi
C1	24M_XTALIN	—	3.3-V	Hyrja e oshilatorit kristal
C2	24M_XTALOUT	—	3.3-V	Dalja e oshilatorit kristal
E1	FX2_D_N	—	3.3-V	Të dhëna USB 2.0 PHY
E2	FX2_D_P	—	3.3-V	Të dhëna USB 2.0 PHY
H7	FX2_FLAGA	—	3.3-V	Statusi i daljes FIFO skllav

Tabela 2–5. Emrat dhe funksionet skematike të sinjaleve USB 2.0 PHY (Pjesa 2 nga 2)

Referenca e Bordit (U18)	Skematik Sinjali Emri	Cikloni VE Numri i pinit FPGA	I/O Standard	Përshkrimi
G7	FX2_FLAGGB	—	3.3-V	Statusi i daljes FIFO skllav
H8	FX2_FLAGC	—	3.3-V	Statusi i daljes FIFO skllav
G6	FX2_PA1	—	3.3-V	Porta USB 2.0 PHY Një ndërfaqe
F8	FX2_PA2	—	3.3-V	Porta USB 2.0 PHY Një ndërfaqe
F7	FX2_PA3	—	3.3-V	Porta USB 2.0 PHY Një ndërfaqe
F6	FX2_PA4	—	3.3-V	Porta USB 2.0 PHY Një ndërfaqe
C8	FX2_PA5	—	3.3-V	Porta USB 2.0 PHY Një ndërfaqe
C7	FX2_PA6	—	3.3-V	Porta USB 2.0 PHY Një ndërfaqe
C6	FX2_PA7	—	3.3-V	Porta USB 2.0 PHY Një ndërfaqe
H3	FX2_PB0	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY B
F4	FX2_PB1	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY B
H4	FX2_PB2	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY B
G4	FX2_PB3	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY B
H5	FX2_PB4	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY B
G5	FX2_PB5	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY B
F5	FX2_PB6	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY B
H6	FX2_PB7	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY B
A8	FX2_PD0	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY D
A7	FX2_PD1	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY D
B6	FX2_PD2	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY D
A6	FX2_PD3	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY D
B3	FX2_PD4	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY D
A3	FX2_PD5	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY D
C3	FX2_PD6	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY D
A2	FX2_PD7	—	3.3-V	Ndërfaqja e portit USB 2.0 PHY D
B8	FX2_RESETN	V21	3.3-V	Rivendosja e fortë e USB-Blaster e integruar
F3	FX2_SCL	—	3.3-V	Ora serike USB 2.0 PHY
G3	FX2_SDA	—	3.3-V	Të dhënat serike USB 2.0 PHY
A1	FX2_SLRDN	—	3.3-V	Lexo strobe për skllav FIFO
B1	FX2_SLWRN	—	3.3-V	Shkruani strobe për skllav FIFO
B7	FX2_WAKEUP	—	3.3-V	Sinjali i zgjimit USB 2.0 PHY
G2	USB_CLK	AA23	3.3-V	Ora e ndërfaqes USB 2.0 PHY 48 MHz

Programimi FPGA nga Flash Memory

Programimi i memories flash është i mundur përmes një sërë metodash. Metoda e parazgjedhur është përdorimi i dizajnit të fabrikës - Portali i Përditësimit të Bordit. Ky dizajn është i ngulitur webserver, i cili i shërben Portalit të Përditësimit të Bordit web faqe. Të web faqja ju lejon të zgjidhni modele të reja FPGA duke përfshirë harduerin, softuerin ose të dyja në një S-Record standard të industrisë File (.flash) dhe shkruani dizajnin në faqen e harduerit të përdoruesit (faqe 1) të memories flash në rrjet.

Metoda dytësore është përdorimi i dizajnit të ngarkuesit paralel të blicit të ndërtuar paraprakisht (PFL) i përfshirë në kompletin e zhvillimit. Bordi i zhvillimit zbaton megafunksionin Altera PFL për programimin e memories flash. Megafunksioni PFL është një bllok logjik që është programuar në një pajisje logjike të programueshme Altera (FPGA ose CPLD). PFL funksionon si një mjet për të shkruar në një pajisje të pajtueshme memorie flash. Ky dizajn i para-ndërtuar përmban megafunksionin PFL që ju lejon të shkruani ose faqen 0, faqen 1 ose zona të tjera të memories flash mbi ndërfaqen USB duke përdorur softuerin Quartus II. Kjo metodë përdoret për të rivendosur bordin e zhvillimit në cilësimet e paracaktuar të fabrikës.

Mund të përdoren gjithashtu metoda të tjera për të programuar memorien flash, duke përfshirë procesorin Nios® II.

Për më shumë informacion mbi procesorin Nios II, referojuni faqes Nios II Processor të Altera webfaqe.
Me ndezjen ose duke shtypur butonin shtytës të konfigurimit të programit, PGM_CONFIG (S1), PFL e kontrollit të sistemit MAX V CPLD 5M2210 konfiguron FPGA nga memoria flash. Megafunksioni PFL lexon të dhëna 16-bit nga memoria flash dhe i konverton ato në formatin e shpejtë pasiv paralel (FPP). Këto të dhëna 16-bitësh shkruhen më pas në kunjat e dedikuara të konfigurimit në FPGA gjatë konfigurimit.
Shtypja e butonit shtytës PGM_CONFIG (S1) ngarkon FPGA-në me një faqe harduerike bazuar në të cilën PGM_LED[2:0] (D25, D26, D27) ndizet. Tabela 2–6 liston modelin që ngarkohet kur shtypni butonin e shtypjes PGM_CONFIG.

Tabela 2–6. Cilësimet e PGM_LED (1)

PGM_LED0 (D25)	PGM_LED1 (D26)	PGM_LED2 (D27)	Dizajn
ON	FAKT	FAKT	Pajisjet e fabrikës
FAKT	ON	FAKT	Pajisjet e përdoruesit 1
FAKT	FAKT	ON	Pajisjet e përdoruesit 2

Figura 2–4 ​​tregon konfigurimin e PFL.

Për më shumë informacion mbi temat e mëposhtme, referojuni dokumenteve përkatëse:

• Portali i përditësimit të tabelës, dizajni PFL dhe ruajtja e hartës së memories flash, referojuni udhëzuesit të përdorimit të Kompletit të Zhvillimit të Cyclone VE FPGA.
• Megafunksioni PFL, referojuni Udhëzuesit të Përdoruesit të Megafunksionit Parallel Flash Loader.

Programimi FPGA mbi USB-Blaster të jashtëm
JTAG header zinxhir ofron një metodë tjetër për konfigurimin e FPGA duke përdorur një pajisje të jashtme USB-Blaster me programuesin Quartus II që funksionon në një PC. Për të parandaluar grindjet midis JTAG Masters, USB-Blaster i integruar çaktivizohet automatikisht kur lidhni një USB-Blaster të jashtëm me JTAG zinxhir përmes JTAG kokë zinxhiri.

Programimi FPGA duke përdorur EPCQ
Pajisja me kosto të ulët ECPQ me memorie jo të paqëndrueshme përmban një ndërfaqe të thjeshtë me gjashtë kunja dhe një faktor të vogël formë. ECPQ mbështet modalitetet AS x1 dhe x4. Si parazgjedhje, ky bord ka një konfigurim të skemës së konfigurimit FPP. Për të vendosur skemën e konfigurimit në modalitetin AS, duhet të ripunohet rezistenca. Konfiguroni cilësimin MSEL duke përdorur çelësin MSEL DIP (SW1) për të ndryshuar skemën e konfigurimit.

Figura 2–5 tregon lidhjen midis EPCQ dhe Cyclone VE FPGA.

Figura 2-5. Konfigurimi EPCQ

Elementet e statusit
Bordi i zhvillimit përfshin LED të statusit. Ky seksion përshkruan elementet e statusit.

Tabela 2–7 rendit referencat e bordit LED, emrat dhe përshkrimet funksionale.

Tabela 2-7. LED specifike për tabelën (Pjesa 1 nga 2)

Bordi Referenca	Skematik Sinjali Emri	I/O Standard	Përshkrimi
D35	Fuqia	5.0-V	LED blu. Ndizet kur fuqia 5.0 V është aktive.
D19	MAX_CONF_DONEn	2.5-V	LED jeshile. Ndizet kur FPGA konfigurohet me sukses. Drejtuar nga kontrolluesi i sistemit MAX V CPLD 5M2210.
D17	MAX_GABIM	2.5-V	LED i kuq. Ndizet kur kontrolluesi i sistemit MAX V CPLD 5M2210 nuk arrin të konfigurojë FPGA-në. Drejtuar nga kontrolluesi i sistemit MAX V CPLD 5M2210.
D18	MAX_LOAD	2.5-V	LED jeshile. Ndizet kur kontrolluesi i sistemit MAX V CPLD 5M2210 po konfiguron në mënyrë aktive FPGA-në. Drejtuar nga kontrolluesi i sistemit MAX V CPLD 5M2210.
D25 G26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	2.5-V	LED jeshile. Ndizet për të treguar se cila faqe harduerike ngarkohet nga memoria flash kur shtypni butonin e shtypjes PGM_SEL.

Tabela 2-7. LED specifike për tabelën (Pjesa 2 nga 2)

Bordi Referenca	Skematik Sinjali Emri	I/O Standard	Përshkrimi
D11, D12 D13, D14	JTAG_RX, JTAG_TX SC_RX, SC_TX	2.5-V	LED jeshile. Ndizet për të treguar aktivitetet e marrjes dhe transmetimit të USB-Blaster II.
D1	ENETA_LED_TX	2.5-V	LED jeshile. Ndizet për të treguar aktivitetin e transmetimit të Ethernet PHY. Drejtuar nga Marvell 88E1111 PHY.
D2	ENETA_LED_RX	2.5-V	LED jeshile. Ndizet për të treguar aktivitetin e marrjes së Ethernet PHY. Drejtuar nga Marvell 88E1111 PHY.
D5	ENETA_LED_LINK10	2.5-V	LED jeshile. Ndizet për të treguar Ethernet të lidhur me shpejtësi lidhjeje 10 Mbps. Drejtuar nga Marvell 88E1111 PHY.
D4	ENETA_LED_LINK100	2.5-V	LED jeshile. Ndizet për të treguar Ethernet të lidhur me shpejtësi lidhjeje 100 Mbps. Drejtuar nga Marvell 88E1111 PHY.
D3	ENETA_LED_LINK1000	2.5-V	LED jeshile. Ndizet për të treguar Ethernet të lidhur me shpejtësi lidhjeje 1000 Mbps. Drejtuar nga Marvell 88E1111 PHY.
D19	ENETB_LED_TX	2.5-V	LED jeshile. Ndizet për të treguar aktivitetin e transmetimit të Ethernet PHY B. Drejtuar nga Marvell 88E1111 PHY.
D22	ENETB_LED_RX	2.5-V	LED jeshile. Ndizet për të treguar aktivitetin e marrjes së Ethernet PHY B. Drejtuar nga Marvell 88E1111 PHY.
D24	ENETB_LED_LINK10	2.5-V	LED jeshile. Ndizet për të treguar Ethernet B të lidhur me shpejtësinë e lidhjes 10 Mbps. Drejtuar nga Marvell 88E1111 PHY.
D20	ENETB_LED_LINK100	2.5-V	LED jeshile. Ndizet për të treguar Ethernet B të lidhur me shpejtësinë e lidhjes 100 Mbps. Drejtuar nga Marvell 88E1111 PHY.
D21	ENETB_LED_LINK1000	2.5-V	LED jeshile. Ndizet për të treguar Ethernet B të lidhur me shpejtësinë e lidhjes 1000 Mbps. Drejtuar nga Marvell 88E1111 PHY.
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	2.5-V	LED jeshile. Ndizet për të treguar aktivitetet e marrjes dhe transmetimit të USB_UART.
D23, D24	UART_RXD_LED, UART_TXD_LED	2.5-V	LED jeshile. Ndizet për të treguar aktivitetet e marrjes dhe transmetimit të UART.
D3	HSMA_PRSNTn	3.3-V	LED jeshile. Ndizet kur porta HSMC ka një pllakë ose kabllo të futur në prizë në mënyrë që kunja 160 të tokëzohet. Drejtuar nga karta shtesë.

Elementet e konfigurimit
Bordi i zhvillimit përfshin disa lloje të ndryshme të elementeve të konfigurimit. Ky seksion përshkruan elementët e mëposhtëm të konfigurimit:

• Cilësimet e tabelës DIP switch
• JTAG cilësimet DIP switch
• Butoni i shtypjes së rivendosjes së CPU-së
• Butoni i shtypjes së rivendosjes MAX V
• Butoni i shtypjes së konfigurimit të programit
• Butoni i shtypjes së zgjedhjes së programit

Për më shumë informacion rreth cilësimeve të paracaktuara të ndërprerësve DIP, referojuni udhëzuesit të përdorimit të Kompletit të Zhvillimit të Cyclone VE FPGA.

Cilësimet e tabelës Ndërprerësi DIP
Ndërprerësi DIP i cilësimeve të tabelës (SW4) kontrollon veçori të ndryshme specifike për tabelën dhe dizajnin logjik të Kontrolluesit të Sistemit MAX V CPLD 5M2210. Tabela 2–8 liston kontrollet dhe përshkrimet e ndërprerësit.

Tabela 2–8. Cilësimet e tabelës Kontrollet e ndërprerësit DIP

Ndërro	Skematik Sinjali Emri	Përshkrimi
1	CLK_SEL	ON: Zgjidhni orën e oshilatorit të programueshëm OFF: Zgjidhni orën e hyrjes SMA
2	CLK_ENABLE	ON: Çaktivizo oshilatorin në bord OFF: Aktivizo oshilatorin në bord
3	FACTORY_LOAD	ON: Ngarkoni modelin e përdoruesit nga blici në momentin e ndezjes OFF: Ngarkoni modelin e fabrikës nga blici në momentin e ndezjes
4	SECURITY_MODE	ON: USB-Blaster II i integruar dërgon komandën FACTORY në ndezje. OFF: USB-Blaster II i integruar nuk dërgon komandën FACTORY në momentin e ndezjes.

JTAG Ndërprerësi DIP i kontrollit të zinxhirit
JTAG Çelësi DIP i kontrollit të zinxhirit (SW2) ose heq ose përfshin pajisjet në J aktivTAG zinxhir. Cikloni VE FPGA është gjithmonë në JTAG zinxhir. Tabela 2–9 liston kontrollet e ndërprerësit dhe përshkrimet e tij.

Tabela 2–9. JTAG Ndërprerësi DIP i kontrollit të zinxhirit

Ndërro	Skematik Sinjali Emri	Përshkrimi
1	5M2210_JTAG_sq	ON : Anashkaloni kontrolluesin e sistemit MAX V CPLD 5M2210 OFF : MAX V CPLD 5M2210 Kontrolluesi i Sistemit në zinxhir
2	HSMC_JTAG_sq	ON: Anashkaloni portën HSMC OFF: Porta HSMC në zinxhir
3	FAN_FORCE_ON	ON: Aktivizo ventilatorin OFF: Çaktivizo ventilatorin
4	E REZERVUAR	Rezervuar

Butoni i shtypjes së rivendosjes së CPU
Butoni i shtytjes së rivendosjes së CPU, CPU_RESETn (S4), është një hyrje në pinin Cyclone VE FPGA DEV_CLRn dhe është një hyrje/dalje e hapur nga kontrolluesi i sistemit MAX V CPLD. Ky buton shtytës është rivendosja e paracaktuar për logjikën FPGA dhe CPLD. Kontrolluesi i sistemit MAX V CPLD 5M2210 e drejton gjithashtu këtë buton shtypës gjatë rivendosjes së ndezjes (POR).

Butoni i shtypjes së rivendosjes MAX V
Butoni shtytës i rivendosjes MAX V, MAX_RESETn (S3), është një hyrje në kontrolluesin e sistemit MAX V CPLD 5M2210. Ky buton shtytës është rivendosja e paracaktuar për logjikën CPLD.

Butoni i shtypjes së konfigurimit të programit
Butoni shtytës i konfigurimit të programit, PGM_CONFIG (S1), është një hyrje në kontrolluesin e sistemit MAX V CPLD 5M2210. Kjo hyrje detyron një rikonfigurim FPGA nga memoria flash. Vendndodhja në memorien flash bazohet në cilësimet e PGM_LED[2:0], e cila kontrollohet nga butoni i shtypjes së zgjedhjes së programit, PGM_SEL. Cilësimet e vlefshme përfshijnë PGM_LED0, PGM_LED1 ose PGM_LED2 në tre faqet në memorien flash të rezervuara për dizajnet FPGA.

Programi Zgjidhni Push Button
Butoni i shtypjes së zgjedhjes së programit, PGM_SEL (S2), është një hyrje në kontrolluesin e sistemit MAX V CPLD 5M2210. Ky buton shtytës ndryshon sekuencën PGM_LED[2:0] që zgjedh se cili vend në memorien flash përdoret për të konfiguruar FPGA. Referojuni tabelës 2–6 për përkufizimet e sekuencës PGM_LED[2:0].

Qarku i orës
Ky seksion përshkruan hyrjet dhe daljet e orës së tabelës.

Oscilatorë në bord
Bordi i zhvillimit përfshin oshilatorë me frekuencë 50-MHz, 100-MHz dhe një oshilator të programueshëm.

Figura 2–6 tregon frekuencat e paracaktuara të të gjitha orëve të jashtme që shkojnë në bordin e zhvillimit të Cyclone VE FPGA.

Figura 2-6. Orët e Bordit të Zhvillimit Cyclone VE FPGA

Tabela 2–10 liston oshilatorët, standardin e tij I/O dhe vëllimintagështë e nevojshme për bordin e zhvillimit.

Tabela 2–10. Oscilatorë në bord

Burimi	Skematik Sinjali Emri	Frekuenca	I/O Standard	Cikloni VE Numri i pinit FPGA	Aplikimi
U4	CLKIN_50_FPGA_TOP	50.000 MHz	Single-Përfundoi	L14	Skaji i sipërm dhe i djathtë
	CLKIN_50_FPGA_Djathtas			P22
X3	CLK_CONFIG	100.000 MHz	2.5 V CMOS	—	Konfigurim i shpejtë FPGA
X1 dhe U3 (buffer)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	Skaji i sipërm dhe i poshtëm
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

Hyrja/Dalja e orës jashtë bordit
Bordi i zhvillimit ka orë hyrëse dhe dalëse të cilat mund të futen në tabelë. Orët e daljes mund të programohen në nivele të ndryshme dhe standarde I/O sipas specifikimeve të pajisjes FPGA.

Tabela 2–11 liston hyrjet e orës për bordin e zhvillimit.

Tabela 2–11. Inputet e orës jashtë bordit

Burimi	Sinjali skematik Emri	I/O Standard	Ciklon V E Pin FPGA Numri	Përshkrimi
SMA	CLKIN_SMA_P	LVDS	—	Hyrja në buffer-in e ventilatorit LVDS.
	CLKIN_SMA_N	LVDS	—
Samtec HSMC	HSMA_CLK_IN0	2.5-V	AB16	Hyrja me një skaj nga kablloja ose pllaka e instaluar HSMC.
Samtec HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	Hyrja LVDS nga kablloja ose pllaka e instaluar HSMC. Mund të mbështesë gjithashtu hyrje 2x LVTTL.
	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	Hyrja LVDS nga kablloja ose pllaka e instaluar HSMC. Mund të mbështesë gjithashtu hyrje 2x LVTTL.
	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

Tabela 2–12 liston daljet e orës për bordin e zhvillimit.

Tabela 2–12. Daljet e orës jashtë bordit

Burimi	Sinjali skematik Emri	I/O Standard	Ciklon V E Pin FPGA Numri	Përshkrimi
Samtec HSMC	HSMA_CLK_OUT0	2.5 V CMOS	AJ14	Dalja FPGA CMOS (ose GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	Dalja LVDS. Mund të mbështesë gjithashtu 2x dalje CMOS.
	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	Dalja LVDS. Mund të mbështesë gjithashtu 2x dalje CMOS.
	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	AH22
SMA	CLKOUT_SMA	2.5 V CMOS	F9	Dalja FPGA CMOS (ose GPIO)

Hyrja/Dalja e Përgjithshme e Përdoruesit
Ky seksion përshkruan ndërfaqen I/O të përdoruesit në FPGA, duke përfshirë butonat e shtytjes, çelësat DIP, LED dhe LCD me karakter.

Butonat e shtypjes të përcaktuara nga përdoruesi
Bordi i zhvillimit përfshin tre butona shtytës të përcaktuar nga përdoruesi. Për informacion mbi sistemin dhe butonat e shtytjes së rivendosjes së sigurt, referojuni "Elementet e konfigurimit" në faqen 2–16. Referencat e tabelës S5, S6, S7 dhe S8 janë butona shtytës për kontrollin e modeleve FPGA që ngarkohen në pajisjen Cyclone VE FPGA. Kur shtypni dhe mbani të shtypur çelësin, kunja e pajisjes vendoset në logjikën 0; kur lëshoni çelësin, kunja e pajisjes vendoset në logjikën 1. Nuk ka funksione specifike për tabelën për këta butona të përgjithshëm të përdoruesit.

Tabela 2–13 liston emrat skematikë të sinjaleve të butonave të shtytjes të përcaktuara nga përdoruesi dhe numrat e tyre përkatës të pinit Cyclone VE FPGA.

Tabela 2–13. Emrat skematikë të sinjaleve dhe funksionet e butonave të përcaktuara nga përdoruesi

Bordi Referenca	Skematik Sinjali Emri	Cikloni VE FPGA Pin Numri	I/O Standard
S5	USER_PB0	AB12	2.5-V
S6	USER_PB1	AB13	2.5-V
S7	USER_PB2	AF13	2.5-V
S8	USER_PB3	AG12	2.5-V

Ndërprerës DIP i përcaktuar nga përdoruesi
Referenca e tabelës SW3 është një ndërprerës DIP me katër pin. Ky ndërprerës është i përcaktuar nga përdoruesi dhe ofron kontroll shtesë të hyrjes FPGA. Kur çelësi është në pozicionin OFF, zgjidhet një logjikë 1. Kur çelësi është në pozicionin ON, zgjidhet një logjik 0. Nuk ka funksione specifike të bordit për këtë ndërprerës.

Tabela 2–14 liston emrat skematikë të sinjaleve të ndërprerësit DIP të përcaktuara nga përdoruesi dhe numrat e tyre përkatës të pinit Cyclone VE FPGA.

Tabela 2–14. Emrat dhe funksionet skematike të sinjaleve të ndërprerësit DIP të përcaktuara nga përdoruesi

Bordi Referenca	Skematik Sinjali Emri	Cikloni VE FPGA Pin Numri	I/O Standard
S5	USER_PB0	AB12	2.5-V
S6	USER_PB1	AB13	2.5-V
S7	USER_PB2	AF13	2.5-V
S8	USER_PB3	AG12	2.5-V

LED të përcaktuara nga përdoruesi
Bordi i zhvillimit përfshin LED të përgjithshme dhe HSMC të përcaktuara nga përdoruesi. Ky seksion përshkruan të gjitha LED-të e përcaktuara nga përdoruesi. Për informacion mbi LED-të specifike ose të statusit të bordit, referojuni "Elementet e statusit" në faqen 2–15.

LED të përgjithshme
Referencat e tabelës D28 deri në D31 janë katër LED të përcaktuara nga përdoruesi. Sinjalet e statusit dhe të korrigjimit drejtohen tek LED-të nga dizajnet e ngarkuara në Cyclone VE FPGA. Drejtimi i një logjike 0 në portën I/O ndizet LED ndërsa drejtoni një Logic 1 fiket LED. Nuk ka funksione specifike të bordit për këto LED.

Tabela 2–15 liston emrat e përgjithshëm të sinjaleve skematike LED dhe numrat e tyre përkatës të pinit Cyclone VE FPGA.

Tabela 2–15. Emrat dhe funksionet e sinjaleve skematike të përgjithshme LED

Bordi Referenca	Skematik Emri i sinjalit	Cikloni VE FPGA Numri i pinit	I/O Standard
D28	USER_LED0	AK3	2.5-V
D29	USER_LED1	AJ4	2.5-V
D30	USER_LED2	AJ5	2.5-V
D31	USER_LED3	AK6	2.5-V

LED HSMC
Referencat e tabelës D20 dhe D21 janë LED për portën HSMC. Nuk ka funksione specifike të tabelës për LED-të HSMC. LED-et janë emërtuar TX dhe RX dhe synojnë të shfaqin rrjedhën e të dhënave drejt dhe nga kartat e bijave të lidhura. LED-et drejtohen nga pajisja Cyclone VE FPGA.

Tabela 2–16 liston emrat skematikë të sinjaleve LED HSMC dhe numrat e tyre përkatës të pinit Cyclone VE FPGA.

Tabela 2–16. Emrat dhe funksionet e sinjaleve skematike të HSMC LED

Bordi Referenca	Skematik Emri i sinjalit	Cikloni VE FPGA Pin Numri	I/O Standard
D1	HSMC_RX_LED	AH12	2.5-V
D2	HSMC_TX_LED	AH11	2.5-V

LCD me karakter
Bordi i zhvillimit përfshin një kokë të vetme 14-pin 0.1 inç me dy rreshta që ndërlidhet me një LCD me karakter Lumex me 2 rreshta × 16 karaktere. LCD me karakter ka një prizë me 14 kunja që montohet drejtpërdrejt në kokën me 14 kunja të tabelës, kështu që mund të hiqet lehtësisht për të hyrë në komponentët nën ekran. Ju gjithashtu mund të përdorni kokën për korrigjimin e gabimeve ose qëllime të tjera.

Tabela 2–17 përmbledh caktimet e karaktereve të kunjave LCD. Emrat dhe drejtimet e sinjaleve janë në lidhje me pajisjen Cyclone VE FPGA.

Tabela 2–17. Detyrat e pinit LCD të karaktereve, emrat skematikë të sinjaleve dhe funksionet

Bordi Referenca (J14)	Emri i sinjalit skematik	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
7	LCD_DATA0	AJ7	2.5-V	Autobusi i të dhënave LCD
8	LCD_DATA1	AK7	2.5-V	Autobusi i të dhënave LCD
9	LCD_DATA2	AJ8	2.5-V	Autobusi i të dhënave LCD
10	LCD_DATA3	AK8	2.5-V	Autobusi i të dhënave LCD
11	LCD_DATA4	AF9	2.5-V	Autobusi i të dhënave LCD
12	LCD_DATA5	AG9	2.5-V	Autobusi i të dhënave LCD
13	LCD_DATA6	AH9	2.5-V	Autobusi i të dhënave LCD
14	LCD_DATA7	AJ9	2.5-V	Autobusi i të dhënave LCD

Tabela 2–17. Detyrat e pinit LCD të karaktereve, emrat skematikë të sinjaleve dhe funksionet

Bordi Referenca (J14)	Emri i sinjalit skematik	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
4	LCD_D_Cn	AK11	2.5-V	Zgjidhni të dhënat LCD ose komandën
5	LCD_WEn	AK10	2.5-V	Aktivizo shkrimin LCD
6	LCD_CSn	AJ12	2.5-V	Zgjidhni çipin LCD

Tabela 2–18 rendit përkufizimet e pin LCD dhe është një fragment nga fleta e të dhënave Lumex.

Tabela 2–18. Përkufizimet dhe funksionet e pin LCD

Pin Numri	Simboli	Niveli	Funksioni
1	VDD	—	Furnizimi me energji elektrike	5 V
2	VSS	—		GND (0 V)
3	V0	—		Për diskun LCD
4	RS	H / L	Regjistro sinjalin e përzgjedhjes H: Hyrja e të dhënave L: Hyrja e udhëzimeve
5	R/W	H / L	H: Të dhënat e lexuara (moduli në MPU) L: Shkrimi i të dhënave (MPU në modul)
6	E	H, H deri në L	Aktivizo
7–14	DB0–DB7	H / L	Autobusi i të dhënave - modaliteti 4-bit ose 8-bit i zgjidhshëm i softuerit

Për më shumë informacion të tillë si koha, hartat e karaktereve, udhëzimet e ndërfaqes dhe dokumentacioni tjetër përkatës, vizitoni www.lumex.com.

Koka e korrigjimit
Ky bord zhvillimi përfshin dy tituj korrigjimi 2×8 për qëllime korrigjimi. FPGA I/Os drejtohet drejtpërdrejt në kokë për testimin e dizajnit, korrigjimin e gabimeve ose verifikimin e shpejtë.

Tabela 2–19 përmbledh caktimet e pinit të kokës së korrigjimit, emrat e sinjaleve dhe funksionet.

Tabela 2–19. Debugoni detyrat e pinit të kokës, emrat skematikë të sinjaleve dhe funksionet (Pjesa 1 nga 2)

Bordi Referenca	Sinjali skematik Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
Korrigjimi Koka (J15)
1	HEADER_D0	H21	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi
5	HEADER_D1	G21	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi
9	HEADER_D2	G22	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi
13	HEADER_D3	E26	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi
4	HEADER_D4	E25	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi
8	HEADER_D5	C27	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi
12	HEADER_D6	C26	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi

Tabela 2–19. Debugoni detyrat e pinit të kokës, emrat skematikë të sinjaleve dhe funksionet (Pjesa 2 nga 2)

Bordi Referenca	Sinjali skematik Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
16	HEADER_D7	B27	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi
Korrigjimi Koka (J16)
1 dhe 2	HEADER_P0 dhe HEADER_N0	H25 dhe H26	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
3 dhe 4	HEADER_P1 dhe HEADER_N1	P20 dhe N20	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
7 dhe 8	HEADER_P2 dhe HEADER_N2	J22 dhe J23	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
9 dhe 10	HEADER_P3 dhe HEADER_N3	D28 dhe D29	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
13 dhe 14	HEADER_P4 dhe HEADER_N4	E27 dhe D27	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
15 dhe 16	HEADER_P5 dhe HEADER_N5	H24 dhe J25	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi

Komponentët dhe Ndërfaqet
Ky seksion përshkruan portat e komunikimit dhe kartat e ndërfaqes së bordit të zhvillimit në lidhje me pajisjen Cyclone VE FPGA. Bordi i zhvillimit mbështet portat e mëposhtme të komunikimit:

• RS-232 Serial UART
• 10/100/1000 Ethernet
• HSMC
• USB UART

10/100/1000 Ethernet
Bordi i zhvillimit mbështet dy Ethernet 10/100/1000 bazë-T duke përdorur dy funksione të jashtme Marvell 88E1111 PHY dhe Altera Triple-Speed ​​Ethernet MegaCore MAC. Ndërfaqet PHY-to-MAC përdorin ndërfaqen RGMII. Funksioni MAC duhet të sigurohet në FPGA për aplikacionet tipike të rrjetit. Marvell 88E1111 PHY përdor shina rryme 2.5-V dhe 1.0-V dhe kërkon një orë referimi 25 MHz të drejtuar nga një oshilator i dedikuar. PHY ndërlidhet me një model RJ45 me magnet të brendshëm që mund të përdoret për drejtimin e linjave të bakrit me trafikun Ethernet.

Figura 2–7 tregon ndërfaqen RGMII midis FPGA (MAC) dhe Marvell 88E1111 PHY.

Figura 2-7. Ndërfaqja RGMII midis FPGA (MAC) dhe Marvell 88E1111 PHY

Tabela 2–20 liston caktimet e pinit të ndërfaqes Ethernet PHY

Tabela 2–20. Detyrat e pinit të Ethernet PHY, emrat dhe funksionet e sinjaleve (Pjesa 1 nga 3)

Bordi Referenca	Sinjali skematik Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
16	HEADER_D7	B27	1.5-V	Sinjali me një fund vetëm për qëllime korrigjimi
Korrigjimi Koka (J16)
1 dhe 2	HEADER_P0 dhe HEADER_N0	H25 dhe H26	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
3 dhe 4	HEADER_P1 dhe HEADER_N1	P20 dhe N20	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
7 dhe 8	HEADER_P2 dhe HEADER_N2	J22 dhe J23	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
9 dhe 10	HEADER_P3 dhe HEADER_N3	D28 dhe D29	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
13 dhe 14	HEADER_P4 dhe HEADER_N4	E27 dhe D27	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi
15 dhe 16	HEADER_P5 dhe HEADER_N5	H24 dhe J25	2.5-V	Sinjalet pseudo-diferenciale vetëm për qëllime korrigjimi

Tabela 2–20. Detyrat e pinit të Ethernet PHY, emrat dhe funksionet e sinjaleve (Pjesa 2 nga 3)

Bordi Referenca	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
33	ENETA_MDI_P1	—	2.5-V CMOS	Ndërfaqe e varur nga media
34	ENETA_MDI_N1	—	2.5-V CMOS	Ndërfaqe e varur nga media
39	ENETA_MDI_P2	—	2.5-V CMOS	Ndërfaqe e varur nga media
41	ENETA_MDI_N2	—	2.5-V CMOS	Ndërfaqe e varur nga media
42	ENETA_MDI_P3	—	2.5-V CMOS	Ndërfaqe e varur nga media
43	ENETA_MDI_N3	—	2.5-V CMOS	Ndërfaqe e varur nga media
Ethernet PHY B (U11)
8	ENETB_GTX_CLK	E28	2.5-V CMOS	Ora e transmetimit RGMII 125 MHz
23	ENETB_INTN	K22	2.5-V CMOS	Ndërprerja e autobusit të menaxhimit
60	ENETB_LED_DUPLEX	—	2.5-V CMOS	LED dupleks ose përplasjeje. I pa perdorur
70	ENETB_LED_DUPLEX	—	2.5-V CMOS	LED dupleks ose përplasjeje. I pa perdorur
76	ENETB_LED_LINK10	—	2.5-V CMOS	LED me lidhje 10 Mb
74	ENETB_LED_LINK100	—	2.5-V CMOS	LED me lidhje 100 Mb
73	ENETB_LED_LINK1000	—	2.5-V CMOS	LED me lidhje 1000 Mb
58	ENETB_LED_RX	—	2.5-V CMOS	LED aktiv i të dhënave RX
69	ENETB_LED_RX	—	2.5-V CMOS	LED aktiv i të dhënave RX
68	ENETB_LED_TX	—	2.5-V CMOS	LED aktiv i të dhënave TX
25	ENETB_MDC	A29	2.5-V CMOS	Ora e të dhënave të autobusit të menaxhimit
24	ENETB_MDIO	L23	2.5-V CMOS	Të dhënat e autobusit të menaxhimit
28	ENETB_RESETN	M21	2.5-V CMOS	Rivendosja e pajisjes
2	ENETB_RX_CLK	R23	2.5-V CMOS	RGMII merr orën
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII merr autobusin e të dhënave
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII merr autobusin e të dhënave
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII merr autobusin e të dhënave
91	ENETB_RX_D3	T21	2.5-V CMOS	RGMII merr autobusin e të dhënave
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII merr të dhëna të vlefshme
11	ENETB_TX_D0	F29	2.5-V CMOS	Autobusi i transmetimit të të dhënave RGMII
12	ENETB_TX_D1	D30	2.5-V CMOS	Autobusi i transmetimit të të dhënave RGMII
14	ENETB_TX_D2	C30	2.5-V CMOS	Autobusi i transmetimit të të dhënave RGMII
16	ENETB_TX_D3	F28	2.5-V CMOS	Autobusi i transmetimit të të dhënave RGMII
9	ENETB_TX_EN	B29	2.5-V CMOS	Aktivizimi i transmetimit RGMII
55	ENETB_XTAL_25 MHZ	—	2.5-V CMOS	Ora e transmetimit RGMII 25 MHz
29	ENETB_MDI_P0	—	2.5-V CMOS	Ndërfaqe e varur nga media
31	ENETB_MDI_N0	—	2.5-V CMOS	Ndërfaqe e varur nga media
33	ENETB_MDI_P1	—	2.5-V CMOS	Ndërfaqe e varur nga media
34	ENETB_MDI_N1	—	2.5-V CMOS	Ndërfaqe e varur nga media
39	ENETB_MDI_P2	—	2.5-V CMOS	Ndërfaqe e varur nga media
41	ENETB_MDI_N2	—	2.5-V CMOS	Ndërfaqe e varur nga media

Tabela 2–20. Detyrat e pinit të Ethernet PHY, emrat dhe funksionet e sinjaleve (Pjesa 3 nga 3)

Bordi Referenca	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
42	ENETB_MDI_P3	—	2.5-V CMOS	Ndërfaqe e varur nga media
43	ENETB_MDI_N3	—	2.5-V CMOS	Ndërfaqe e varur nga media

HSMC

• Bordi i zhvillimit mbështet një ndërfaqe HSMC. Ndërfaqja HSMC mbështet një ndërfaqe të plotë SPI4.2 (17 kanale LVDS), tre orë hyrëse dhe dalëse, si dhe JTAG dhe sinjalet SMB. Kanalet LVDS mund të përdoren për sinjalizimin CMOS ose LVDS.
• HSMC është një specifikim i hapur i zhvilluar nga Altera, i cili ju lejon të zgjeroni funksionalitetin e bordit të zhvillimit përmes shtimit të kartave të vajzave (HSMC).
• Për më shumë informacion në lidhje me specifikimet HSMC si standardet e sinjalizimit, integriteti i sinjalit, lidhësit e pajtueshëm dhe informacioni mekanik, referojuni manualit të specifikimeve të kartës së ndërmjetme me shpejtësi të lartë (HSMC).
• Lidhësi HSMC ka gjithsej 172 kunja, duke përfshirë 120 kunja sinjali, 39 kunja të energjisë dhe 13 kunja të tokëzimit. Kunjat e tokës janë të vendosura midis dy rreshtave të kunjave të sinjalit dhe fuqisë, duke vepruar si mburojë ashtu edhe si referencë. Lidhësi pritës HSMC bazohet në familjen e lidhësve me shpejtësi të lartë QSH/QTH me hapje 0.5 mm nga Samtec. Ka tre banka në këtë lidhës. Banka 1 ka hequr çdo pin të tretë siç është bërë në serinë QSH-DP/QTH-DP. Banka 2 dhe banka 3 kanë të gjitha kunjat e mbushura siç është bërë në serinë QSH/QTH. Meqenëse bordi i zhvillimit të Cyclone VE FPGA nuk është një tabelë transmetuesi, kunjat e marrësit të HSMC nuk janë të lidhura me pajisjen Cyclone VE FPGA.

Figura 2–8 tregon rregullimin e sinjaleve në bankë në lidhje me tre brigjet e lidhësit Samtec.

Figura 2-8. Diagrami i sinjalit dhe bankës HSMC

Ndërfaqja HSMC ka kunja I/O të programueshme me dy drejtime që mund të përdoren si LVCMOS 2.5-V, që është e përputhshme me 3.3-V LVTTL. Këto kunja mund të përdoren gjithashtu si standarde të ndryshme I/O diferenciale, duke përfshirë, por pa u kufizuar në, LVDS, mini-LVDS dhe RSDS me deri në 17 kanale full-duplex.
Siç vihet re në manualin e specifikimeve të kartës së ndërmjetme me shpejtësi të lartë (HSMC), standardet LVDS dhe I/O me një skaj janë të garantuar të funksionojnë vetëm kur përzihen ose sipas daljes gjenerike me një skaj ose daljeje diferenciale të përgjithshme.

Tabela 2–21 liston caktimet e pinit të ndërfaqes HSMC, emrat e sinjaleve dhe funksionet.

Tabela 2–21. Detyrat e pinit të ndërfaqes HSMC, emrat skematikë të sinjaleve dhe funksionet (Pjesa 1 nga 3)

Bordi Referenca (J7)	Skematik Sinjali Emri	Ciklon V E Pin FPGA Numri	I/O Standard	Përshkrimi
33	HSMC_SDA	AB22	2.5-V CMOS	Menaxhimi i të dhënave serike
34	HSMC_SCL	AC22	2.5-V CMOS	Ora serike e menaxhimit
35	JTAG_TCK	AC7	2.5-V CMOS	JTAG sinjali i orës
36	HSMC_JTAG_TMS	—	2.5-V CMOS	JTAG sinjali i zgjedhjes së modalitetit
37	HSMC_JTAG_TDO	—	2.5-V CMOS	JTAG dalja e të dhënave
38	JTAC_FPGA_TDO_RETIMER	—	2.5-V CMOS	JTAG futja e të dhënave
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	Ora e dedikuar CMOS
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	Ora e përkushtuar CMOS në
41	HSMC_D0	AH10	2.5-V CMOS	Bit i dedikuar CMOS I/O 0
42	HSMC_D1	AJ10	2.5-V CMOS	Bit i dedikuar CMOS I/O 1
43	HSMC_D2	Y13	2.5-V CMOS	Bit i dedikuar CMOS I/O 2
44	HSMC_D3	AA14	2.5-V CMOS	Bit i dedikuar CMOS I/O 3
47	HSMC_TX_D_P0	AK27	LVDS ose 2.5-V	Biti LVDS TX 0 ose biti CMOS 4
48	HSMC_RX_D_P0	Y16	LVDS ose 2.5-V	LVDS RX biti 0 ose biti CMOS 5
49	HSMC_TX_D_N0	AK28	LVDS ose 2.5-V	LVDS TX biti 0n ose biti CMOS 6
50	HSMC_RX_D_N0	AA26	LVDS ose 2.5-V	LVDS RX biti 0n ose biti CMOS 7
53	HSMC_TX_D_P1	AJ27	LVDS ose 2.5-V	Biti LVDS TX 1 ose biti CMOS 8
54	HSMC_RX_D_P1	Y17	LVDS ose 2.5-V	LVDS RX biti 1 ose biti CMOS 9
55	HSMC_TX_D_N1	AK26	LVDS ose 2.5-V	LVDS TX biti 1n ose biti CMOS 10
56	HSMC_RX_D_N1	Y18	LVDS ose 2.5-V	LVDS RX biti 1n ose biti CMOS 11
59	HSMC_TX_D_P2	AG26	LVDS ose 2.5-V	Biti LVDS TX 2 ose biti CMOS 12
60	HSMC_RX_D_P2	AA18	LVDS ose 2.5-V	LVDS RX biti 2 ose biti CMOS 13
61	HSMC_TX_D_N2	AH26	LVDS ose 2.5-V	LVDS TX biti 2n ose biti CMOS 14
62	HSMC_RX_D_N2	AA19	LVDS ose 2.5-V	LVDS RX biti 2n ose biti CMOS 15
65	HSMC_TX_D_P3	AJ25	LVDS ose 2.5-V	Biti LVDS TX 3 ose biti CMOS 16
66	HSMC_RX_D_P3	Y20	LVDS ose 2.5-V	LVDS RX biti 3 ose biti CMOS 17
67	HSMC_TX_D_N3	AK25	LVDS ose 2.5-V	LVDS TX biti 3n ose biti CMOS 18
68	HSMC_RX_D_N3	AA20	LVDS ose 2.5-V	LVDS RX biti 3n ose biti CMOS 19
71	HSMC_TX_D_P4	AH24	LVDS ose 2.5-V	Biti LVDS TX 4 ose biti CMOS 20

Tabela 2–21. Detyrat e pinit të ndërfaqes HSMC, emrat skematikë të sinjaleve dhe funksionet (Pjesa 2 nga 3)

Bordi Referenca (J7)	Skematik Sinjali Emri	Ciklon V E Pin FPGA Numri	I/O Standard	Përshkrimi
72	HSMC_RX_D_P4	AA21	LVDS ose 2.5-V	LVDS RX biti 4 ose biti CMOS 21
73	HSMC_TX_D_N4	AJ24	LVDS ose 2.5-V	LVDS TX biti 4n ose biti CMOS 22
74	HSMC_RX_D_N4	AB21	LVDS ose 2.5-V	LVDS RX biti 4n ose biti CMOS 23
77	HSMC_TX_D_P5	AH21	LVDS ose 2.5-V	Biti LVDS TX 5 ose biti CMOS 24
78	HSMC_RX_D_P5	AB19	LVDS ose 2.5-V	LVDS RX biti 5 ose biti CMOS 25
79	HSMC_TX_D_N5	AJ22	LVDS ose 2.5-V	LVDS TX biti 5n ose biti CMOS 26
80	HSMC_RX_D_N5	AC19	LVDS ose 2.5-V	LVDS RX biti 5n ose biti CMOS 27
83	HSMC_TX_D_P6	AJ23	LVDS ose 2.5-V	Biti LVDS TX 6 ose biti CMOS 28
84	HSMC_RX_D_P6	AC21	LVDS ose 2.5-V	LVDS RX biti 6 ose biti CMOS 29
85	HSMC_TX_D_N6	AK23	LVDS ose 2.5-V	LVDS TX biti 6n ose biti CMOS 30
86	HSMC_RX_D_N6	20 pas Krishtit	LVDS ose 2.5-V	LVDS RX biti 6n ose biti CMOS 31
89	HSMC_TX_D_P7	AK21	LVDS ose 2.5-V	Biti LVDS TX 7 ose biti CMOS 32
90	HSMC_RX_D_P7	19 pas Krishtit	LVDS ose 2.5-V	LVDS RX biti 7 ose biti CMOS 33
91	HSMC_TX_D_N7	AK22	LVDS ose 2.5-V	LVDS TX biti 7n ose biti CMOS 34
92	HSMC_RX_D_N7	AE20	LVDS ose 2.5-V	LVDS RX biti 7n ose biti CMOS 35
95	HSMC_CLK_OUT_P1	AE22	LVDS ose 2.5-V	LVDS ose CMOS ora 1 ose CMOS bit 36
96	HSMC_CLK_IN_P1	AB14	LVDS ose 2.5-V	Ora LVDS ose CMOS në 1 ose bit CMOS 37
97	HSMC_CLK_OUT_N1	AF23	LVDS ose 2.5-V	LVDS ose CMOS ora 1 ose CMOS bit 38
98	HSMC_CLK_IN_N1	AC14	LVDS ose 2.5-V	Ora LVDS ose CMOS në 1 ose bit CMOS 39
101	HSMC_TX_D_P8	AJ20	LVDS ose 2.5-V	Biti LVDS TX 8 ose biti CMOS 40
102	HSMC_RX_D_P8	AF21	LVDS ose 2.5-V	LVDS RX biti 8 ose biti CMOS 41
103	HSMC_TX_D_N8	AK20	LVDS ose 2.5-V	LVDS TX biti 8n ose biti CMOS 42
104	HSMC_RX_D_N8	AG22	LVDS ose 2.5-V	LVDS RX biti 8n ose biti CMOS 43
107	HSMC_TX_D_P9	AJ19	LVDS ose 2.5-V	Biti LVDS TX 9 ose biti CMOS 44
108	HSMC_RX_D_P9	AF20	LVDS ose 2.5-V	LVDS RX biti 9 ose biti CMOS 45
109	HSMC_TX_D_N9	AK18	LVDS ose 2.5-V	LVDS TX biti 9n ose biti CMOS 46
110	HSMC_RX_D_N9	AG21	LVDS ose 2.5-V	LVDS RX biti 9n ose biti CMOS 47
113	HSMC_TX_D_P10	AJ17	LVDS ose 2.5-V	Biti LVDS TX 10 ose biti CMOS 48
114	HSMC_RX_D_P10	AF18	LVDS ose 2.5-V	LVDS RX biti 10 ose biti CMOS 49
115	HSMC_TX_D_N10	AJ18	LVDS ose 2.5-V	LVDS TX biti 10n ose biti CMOS 50
116	HSMC_RX_D_N10	AF19	LVDS ose 2.5-V	LVDS RX biti 10n ose biti CMOS 51
119	HSMC_TX_D_P11	AK25	LVDS ose 2.5-V	Biti LVDS TX 11 ose biti CMOS 52
120	HSMC_RX_D_P11	AG18	LVDS ose 2.5-V	LVDS RX biti 11 ose biti CMOS 53
121	HSMC_TX_D_N11	AG24	LVDS ose 2.5-V	LVDS TX biti 11n ose biti CMOS 54
122	HSMC_RX_D_N11	AG19	LVDS ose 2.5-V	LVDS RX biti 11n ose biti CMOS 55
125	HSMC_TX_D_P12	AH19	LVDS ose 2.5-V	Biti LVDS TX 12 ose biti CMOS 56
126	HSMC_RX_D_P12	AK16	LVDS ose 2.5-V	LVDS RX biti 12 ose biti CMOS 57
127	HSMC_TX_D_N12	AH20	LVDS ose 2.5-V	LVDS TX biti 12n ose biti CMOS 58

Tabela 2–21. Detyrat e pinit të ndërfaqes HSMC, emrat skematikë të sinjaleve dhe funksionet (Pjesa 3 nga 3)

Bordi Referenca (J7)	Skematik Sinjali Emri	Ciklon V E Pin FPGA Numri	I/O Standard	Përshkrimi
128	HSMC_RX_D_N12	AK17	LVDS ose 2.5-V	LVDS RX biti 12n ose biti CMOS 59
131	HSMC_TX_D_P13	AG17	LVDS ose 2.5-V	Biti LVDS TX 13 ose biti CMOS 60
132	HSMC_RX_D_P13	AF16	LVDS ose 2.5-V	LVDS RX biti 13 ose biti CMOS 61
133	HSMC_TX_D_N13	AH17	LVDS ose 2.5-V	LVDS TX biti 13n ose biti CMOS 62
134	HSMC_RX_D_N13	AG16	LVDS ose 2.5-V	LVDS RX biti 13n ose biti CMOS 63
137	HSMC_TX_D_P14	AJ15	LVDS ose 2.5-V	Biti LVDS TX 14 ose biti CMOS 64
138	HSMC_RX_D_P14	AE16	LVDS ose 2.5-V	LVDS RX biti 14 ose biti CMOS 65
139	HSMC_TX_D_N14	AK15	LVDS ose 2.5-V	LVDS TX biti 14n ose biti CMOS 66
140	HSMC_RX_D_N14	AF15	LVDS ose 2.5-V	LVDS RX biti 14n ose biti CMOS 67
143	HSMC_TX_D_P15	AH14	LVDS ose 2.5-V	Biti LVDS TX 15 ose biti CMOS 68
144	HSMC_RX_D_P15	17 pas Krishtit	LVDS ose 2.5-V	LVDS RX biti 15 ose biti CMOS 69
145	HSMC_TX_D_N15	AH15	LVDS ose 2.5-V	LVDS TX biti 15n ose biti CMOS 70
146	HSMC_RX_D_N15	AE17	LVDS ose 2.5-V	LVDS RX biti 15n ose biti CMOS 71
149	HSMC_TX_D_P16	AE15	LVDS ose 2.5-V	Biti LVDS TX 16 ose biti CMOS 72
150	HSMC_RX_D_P16	18 pas Krishtit	LVDS ose 2.5-V	LVDS RX biti 16 ose biti CMOS 73
151	HSMC_TX_D_N16	AF14	LVDS ose 2.5-V	LVDS TX biti 16n ose biti CMOS 74
152	HSMC_RX_D_N16	AE18	LVDS ose 2.5-V	LVDS RX biti 16n ose biti CMOS 75
155	HSMC_CLK_OUT_P2	AG23	LVDS ose 2.5-V	LVDS ose CMOS ora 2 ose CMOS bit 76
156	HSMC_CLK_IN_P2	Y15	LVDS ose 2.5-V	Ora LVDS ose CMOS në 2 ose bit CMOS 77
157	HSMC_CLK_OUT_N2	AH22	LVDS ose 2.5-V	LVDS ose CMOS ora 2 ose CMOS bit 78
158	HSMC_CLK_IN_N2	AA15	LVDS ose 2.5-V	Ora LVDS ose CMOS në 2 ose bit CMOS 79
160	HSMC_PRSNTn	AK5	2.5-V CMOS	Zbulimi i pranisë së portit HSMC

RS-232 Serial UART
Një lidhës femër me kënd DSUB 9-pin së bashku me një marrës mbështetës RS-232 ofron mbështetje për zbatimin e një kanali standard UART serial RS-232 në këtë tabelë. Lidhësi ka të njëjtat pika si një pajisje terminali të dhënash dhe kërkon vetëm një kabllo standarde (nuk kërkohet modem null për ndërfaqen e kompjuterit). Një tampon i dedikuar për zhvendosjen e nivelit përdoret për të përkthyer midis niveleve LVTTL dhe RS-232. Referencat e tabelës D23 dhe D24 janë LED serike UART që ndriçojnë për të treguar aktivitetin RX dhe TX.

Tabela 2–24 liston caktimet e pinit UART serik RS-232, emrat e sinjaleve dhe funksionet.

Emrat dhe llojet e sinjaleve janë në lidhje me Cyclone VE FPGA për sa i përket cilësimit dhe drejtimit të I/O.

Tabela 2–22. RS-232 Serial UART Emrat Skematik Signal dhe Funksionet

Bordi Referenca (U20)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
14	UART_TXD	AB9	3.3-V	Transmetoni të dhëna
15	UART_RTS	AH6	3.3-V	Kërkesë për të dërguar

Tabela 2–22. RS-232 Serial UART Emrat Skematik Signal dhe Funksionet

Bordi Referenca (U20)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
16	UART_RXD	AG6	3.3-V	Merrni të dhëna
13	UART_CTS	AF8	3.3-V	Është e qartë për të dërguar

USB-UART
Bordi i zhvillimit mbështet ndërfaqen UART përmes një lidhësi USB duke përdorur urën USB-to-UART Silicon Labs CP2104. Për të lehtësuar komunikimin e hostit me CP2104, ju kërkohet të përdorni drejtuesit e urës USB-to-UART Virtual COM Port (VCP).

Drejtuesit e VCP janë në dispozicion në: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

Tabela 2–23 liston caktimet e pinit USB-UART, emrat e sinjaleve dhe funksionet. Emrat dhe llojet e sinjaleve janë në lidhje me Cyclone VE FPGA për sa i përket cilësimit dhe drejtimit të I/O

Tabela 2–23. Emrat dhe funksionet skematike të sinjaleve USB-UART

Bordi Referenca (U20)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
1	USB_UART_RI	12 pas Krishtit	2.5-V	Hyrja e kontrollit të treguesit të ziles (aktiv i ulët)
24	USB_UART_DCD	13 pas Krishtit	2.5-V	Hyrja e kontrollit të zbulimit të bartësit të të dhënave (aktiv i ulët)
22	USB_UART_DSR	V12	2.5-V	Hyrja e kontrollit të gatishmërisë së grupit të të dhënave (aktiv i ulët)
21	USB_UART_RXD	AF10	2.5-V	Hyrja asinkrone e të dhënave (marrja UART)
19	USB_UART_RTS	AE12	2.5-V	Prodhimi i kontrollit gati për të dërguar (aktiv i ulët)
12	USB_UART_GPIO2	AE13	2.5-V	Hyrja ose dalje e konfigurueshme nga përdoruesi.
23	USB_UART_DTR	AE10	2.5-V	Prodhimi i kontrollit të gatishmërisë së terminalit të të dhënave (aktiv i ulët)
20	USB_UART_TXD	W12	2.5-V	Dalja asinkrone e të dhënave (transmetimi UART)
18	USB_UART_CTS	AJ1	2.5-V	Pastro për të dërguar hyrjen e kontrollit (aktiv i ulët)
15	USB_UART_SUSPENDn	—	2.5-V	Pini është logjik i ulët kur CP2104 është në gjendje pezullimi USB.
17	USB_UART_SUSPEND	—	2.5-V	Pini është logjik i lartë kur CP2104 është në gjendje pezullimi USB.
9	USB_UART_RSTn	—	2.5-V	Rivendosja e pajisjes

Kujtesa
Ky seksion përshkruan mbështetjen e ndërfaqes së kujtesës së bordit të zhvillimit dhe gjithashtu emrat e sinjaleve, llojet dhe lidhjen e tyre në lidhje me Cyclone VE FPGA. Bordi i zhvillimit ka ndërfaqet e mëposhtme të memories:

• DDR3 SDRAM
• LPDDR2 SDRAM
• EEPROM
• SRAM sinkron
• Blic sinkron

Për më shumë informacion rreth ndërfaqeve të memories, referojuni dokumenteve të mëposhtme:

• Seksioni i Analizës së Kohës në Manualin e Ndërfaqes së Memories së Jashtme.
• Seksioni Udhëzues i Dizajnimit të DDR, DDR2 dhe DDR3 SDRAM në manualin e Ndërfaqes së Memorjes së Jashtme.

DDR3 SDRAM

• Bordi i zhvillimit mbështet dy ndërfaqe 16Mx16x8 dhe dy ndërfaqe 16Mx8x8 DDR3 SDRAM për akses të memories sekuenciale me shpejtësi shumë të lartë.
• Autobusi i të dhënave 32-bit përbëhet nga dy pajisje x16 që përdorin ndërfaqen e kontrolluesit të memories së butë (SMC). Me SMC, kjo ndërfaqe memorie funksionon në një frekuencë të synuar prej 300 MHz për një gjerësi maksimale teorike prej mbi 9.6 Gbps. Frekuenca maksimale për këtë pajisje DDR3 është 800 MHz me një vonesë CAS prej 11.
• Tabela 2–24 liston caktimet e pin DDR3, emrat e sinjaleve dhe funksionet. Emrat dhe llojet e sinjaleve janë në lidhje me Cyclone VE FPGA për sa i përket cilësimit dhe drejtimit të I/O.

Tabela 2–24. Caktimet e pinit të pajisjes DDR3, emrat skematikë të sinjaleve dhe funksionet (Pjesa 1 nga 4)

Bordi Referenca	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
DDR3 x16 (U8)
N3	DDR3_A0	A16	1.5-V SSTL Klasa I	Autobusi i adresës
P7	DDR3_A1	G23	1.5-V SSTL Klasa I	Autobusi i adresës
P3	DDR3_A2	E21	1.5-V SSTL Klasa I	Autobusi i adresës
N2	DDR3_A3	E22	1.5-V SSTL Klasa I	Autobusi i adresës
P8	DDR3_A4	A20	1.5-V SSTL Klasa I	Autobusi i adresës
P2	DDR3_A5	A26	1.5-V SSTL Klasa I	Autobusi i adresës
R8	DDR3_A6	A15	1.5-V SSTL Klasa I	Autobusi i adresës
R2	DDR3_A7	B26	1.5-V SSTL Klasa I	Autobusi i adresës
T8	DDR3_A8	H17	1.5-V SSTL Klasa I	Autobusi i adresës
R3	DDR3_A9	D14	1.5-V SSTL Klasa I	Autobusi i adresës
L7	DDR3_A10	E23	1.5-V SSTL Klasa I	Autobusi i adresës

Tabela 2–24. Caktimet e pinit të pajisjes DDR3, emrat skematikë të sinjaleve dhe funksionet (Pjesa 2 nga 4)

Bordi Referenca	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
R7	DDR3_A11	E20	1.5-V SSTL Klasa I	Autobusi i adresës
N7	DDR3_A12	C25	1.5-V SSTL Klasa I	Autobusi i adresës
T3	DDR3_A13	B13	1.5-V SSTL Klasa I	Autobusi i adresës
M2	DDR3_BA0	J18	1.5-V SSTL Klasa I	Autobusi i adresës së bankës
N8	DDR3_BA1	F20	1.5-V SSTL Klasa I	Autobusi i adresës së bankës
M3	DDR3_BA2	D19	1.5-V SSTL Klasa I	Autobusi i adresës së bankës
K3	DDR3_CASN	L20	1.5-V SSTL Klasa I	Zgjidh adresën e rreshtit
K9	DDR3_CKE	C11	1.5-V SSTL Klasa I	Zgjidh adresën e kolonës
J7	DDR3_CLK_P	J20	Diferencial 1.5-V SSTL Klasa I	Ora diferenciale e daljes
K7	DDR3_CLK_N	H20	Diferencial 1.5-V SSTL Klasa I	Ora diferenciale e daljes
L2	DDR3_CSN	G17	1.5-V SSTL Klasa I	Zgjidhni çipin
E7	DDR3_DM0	D23	1.5-V SSTL Klasa I	Shkruani shiritin e bajtit të maskës
D3	DDR3_DM1	D18	1.5-V SSTL Klasa I	Shkruani shiritin e bajtit të maskës
E3	DDR3_DQ0	A25	1.5-V SSTL Klasa I	Korsia 0 e bajtit të autobusit të të dhënave
H8	DDR3_DQ1	D22	1.5-V SSTL Klasa I	Korsia 0 e bajtit të autobusit të të dhënave
F7	DDR3_DQ2	C21	1.5-V SSTL Klasa I	Korsia 0 e bajtit të autobusit të të dhënave
H7	DDR3_DQ3	C19	1.5-V SSTL Klasa I	Korsia 0 e bajtit të autobusit të të dhënave
F2	DDR3_DQ4	C20	1.5-V SSTL Klasa I	Korsia 0 e bajtit të autobusit të të dhënave
G2	DDR3_DQ5	C22	1.5-V SSTL Klasa I	Korsia 0 e bajtit të autobusit të të dhënave
F8	DDR3_DQ6	D25	1.5-V SSTL Klasa I	Korsia 0 e bajtit të autobusit të të dhënave
H3	DDR3_DQ7	D20	1.5-V SSTL Klasa I	Korsia 0 e bajtit të autobusit të të dhënave
A7	DDR3_DQ8	B24	1.5-V SSTL Klasa I	Korsia 1 e bajtit të autobusit të të dhënave
C3	DDR3_DQ9	A21	1.5-V SSTL Klasa I	Korsia 1 e bajtit të autobusit të të dhënave
A3	DDR3_DQ10	B21	1.5-V SSTL Klasa I	Korsia 1 e bajtit të autobusit të të dhënave
D7	DDR3_DQ11	F19	1.5-V SSTL Klasa I	Korsia 1 e bajtit të autobusit të të dhënave
A2	DDR3_DQ12	C24	1.5-V SSTL Klasa I	Korsia 1 e bajtit të autobusit të të dhënave
C2	DDR3_DQ13	B23	1.5-V SSTL Klasa I	Korsia 1 e bajtit të autobusit të të dhënave
B8	DDR3_DQ14	E18	1.5-V SSTL Klasa I	Korsia 1 e bajtit të autobusit të të dhënave
C8	DDR3_DQ15	A23	1.5-V SSTL Klasa I	Korsia 1 e bajtit të autobusit të të dhënave
F3	DDR3_DQS_P0	K20	Diferencial 1.5-V SSTL Klasa I	Strobi i të dhënave P byte korsia 0
G3	DDR3_DQS_N0	J19	Diferencial 1.5-V SSTL Klasa I	Strobi i të dhënave N korsi 0 e bajtit
C7	DDR3_DQS_P1	L18	Diferencial 1.5-V SSTL Klasa I	Strobi i të dhënave P byte korsia 1
B7	DDR3_DQS_N1	K18	Diferencial 1.5-V SSTL Klasa I	Strobi i të dhënave N korsi 1 e bajtit
K1	DDR3_ODT	H19	1.5-V SSTL Klasa I	Aktivizo përfundimin në die

Tabela 2–24. Caktimet e pinit të pajisjes DDR3, emrat skematikë të sinjaleve dhe funksionet (Pjesa 3 nga 4)

Bordi Referenca	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
J3	DDR3_RASN	A24	1.5-V SSTL Klasa I	Zgjidh adresën e rreshtit
T2	DDR3_RESETN	L19	1.5-V SSTL Klasa I	Rivendos
L3	DDR3_WEN	B22	1.5-V SSTL Klasa I	Shkruaj aktivizo
L8	DDR3_ZQ01	—	1.5-V SSTL Klasa I	Kalibrimi i impedancës ZQ
DDR3 x16 (U7)
N3	DDR3_A0	A16	1.5-V SSTL Klasa I	Autobusi i adresës
P7	DDR3_A1	G23	1.5-V SSTL Klasa I	Autobusi i adresës
P3	DDR3_A2	E21	1.5-V SSTL Klasa I	Autobusi i adresës
N2	DDR3_A3	E22	1.5-V SSTL Klasa I	Autobusi i adresës
P8	DDR3_A4	A20	1.5-V SSTL Klasa I	Autobusi i adresës
P2	DDR3_A5	A26	1.5-V SSTL Klasa I	Autobusi i adresës
R8	DDR3_A6	A15	1.5-V SSTL Klasa I	Autobusi i adresës
R2	DDR3_A7	B26	1.5-V SSTL Klasa I	Autobusi i adresës
T8	DDR3_A8	H17	1.5-V SSTL Klasa I	Autobusi i adresës
R3	DDR3_A9	D14	1.5-V SSTL Klasa I	Autobusi i adresës
L7	DDR3_A10	E23	1.5-V SSTL Klasa I	Autobusi i adresës
R7	DDR3_A11	E20	1.5-V SSTL Klasa I	Autobusi i adresës
N7	DDR3_A12	C25	1.5-V SSTL Klasa I	Autobusi i adresës
T3	DDR3_A13	B13	1.5-V SSTL Klasa I	Autobusi i adresës
M2	DDR3_BA0	J18	1.5-V SSTL Klasa I	Autobusi i adresës së bankës
N8	DDR3_BA1	F20	1.5-V SSTL Klasa I	Autobusi i adresës së bankës
M3	DDR3_BA2	D19	1.5-V SSTL Klasa I	Autobusi i adresës së bankës
K3	DDR3_CASN	L20	1.5-V SSTL Klasa I	Zgjidh adresën e rreshtit
K9	DDR3_CKE	AK18	1.5-V SSTL Klasa I	Zgjidh adresën e kolonës
K7	DDR3_CLK_P	J20	1.5-V SSTL Klasa I	Ora diferenciale e daljes
J7	DDR3_CLK_N	H20	1.5-V SSTL Klasa I	Ora diferenciale e daljes
L2	DDR3_CSN	G17	1.5-V SSTL Klasa I	Zgjidhni çipin
E7	DDR3_DM2	A19	1.5-V SSTL Klasa I	Shkruani shiritin e bajtit të maskës
D3	DDR3_DM3	B14	1.5-V SSTL Klasa I	Shkruani shiritin e bajtit të maskës
F2	DDR3_DQ16	G18	1.5-V SSTL Klasa I	Korsia 2 e bajtit të autobusit të të dhënave
F8	DDR3_DQ17	B18	1.5-V SSTL Klasa I	Korsia 2 e bajtit të autobusit të të dhënave
E3	DDR3_DQ18	A18	1.5-V SSTL Klasa I	Korsia 2 e bajtit të autobusit të të dhënave
F7	DDR3_DQ19	F18	1.5-V SSTL Klasa I	Korsia 2 e bajtit të autobusit të të dhënave
H3	DDR3_DQ20	C14	1.5-V SSTL Klasa I	Korsia 2 e bajtit të autobusit të të dhënave
G2	DDR3_DQ21	C17	1.5-V SSTL Klasa I	Korsia 2 e bajtit të autobusit të të dhënave
H7	DDR3_DQ22	B17	1.5-V SSTL Klasa I	Korsia 2 e bajtit të autobusit të të dhënave
H8	DDR3_DQ23	B19	1.5-V SSTL Klasa I	Korsia 2 e bajtit të autobusit të të dhënave
A2	DDR3_DQ24	C15	1.5-V SSTL Klasa I	Korsia 3 e bajtit të autobusit të të dhënave

Tabela 2–24. Caktimet e pinit të pajisjes DDR3, emrat skematikë të sinjaleve dhe funksionet (Pjesa 4 nga 4)

Bordi Referenca	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
C2	DDR3_DQ25	D17	1.5-V SSTL Klasa I	Korsia 3 e bajtit të autobusit të të dhënave
D7	DDR3_DQ26	C12	1.5-V SSTL Klasa I	Korsia 3 e bajtit të autobusit të të dhënave
A7	DDR3_DQ27	E17	1.5-V SSTL Klasa I	Korsia 3 e bajtit të autobusit të të dhënave
A3	DDR3_DQ28	C16	1.5-V SSTL Klasa I	Korsia 3 e bajtit të autobusit të të dhënave
C3	DDR3_DQ29	A14	1.5-V SSTL Klasa I	Korsia 3 e bajtit të autobusit të të dhënave
B8	DDR3_DQ30	D12	1.5-V SSTL Klasa I	Korsia 3 e bajtit të autobusit të të dhënave
C8	DDR3_DQ31	A13	1.5-V SSTL Klasa I	Korsia 3 e bajtit të autobusit të të dhënave
F3	DDR3_DQS_P2	K16	Diferencial 1.5-V SSTL Klasa I	Strobi i të dhënave P byte korsia 2
G3	DDR3_DQS_N2	L16	Diferencial 1.5-V SSTL Klasa I	Strobi i të dhënave N korsi 2 e bajtit
C7	DDR3_DQS_P3	K17	Diferencial 1.5-V SSTL Klasa I	Strobi i të dhënave P byte korsia 3
B7	DDR3_DQS_N3	J17	Diferencial 1.5-V SSTL Klasa I	Strobi i të dhënave N korsi 3 e bajtit
K1	DDR3_ODT	H19	1.5-V SSTL Klasa I	Aktivizo përfundimin në die
J3	DDR3_RASN	A24	1.5-V SSTL Klasa I	Zgjidh adresën e rreshtit
T2	DDR3_RESETN	L19	1.5-V SSTL Klasa I	Rivendos
L3	DDR3_WEN	B22	1.5-V SSTL Klasa I	Shkruaj aktivizo
L8	DDR3_ZQ2	—	1.5-V SSTL Klasa I	Kalibrimi i impedancës ZQ

LPDDR2 SDRAM
LPDDR2 është një pajisje celulare me fuqi të ulët DDR2 SDRAM që funksionon në 1.2 V. Kjo ndërfaqe lidhet me bankat horizontale të hyrjes/daljes në skajin e sipërm të pajisjes FPGA.
Shpejtësia e pajisjes është 300 MHz. Përdoret vetëm konfigurimi x16 megjithëse LPDDR2 SDRAM në tabelë është një pajisje x32.
Tabela 2–25 liston caktimet e pinit LPDDR2 SDRAM, emrat e sinjaleve dhe funksionet.
Emrat dhe llojet e sinjaleve janë në lidhje me Cyclone VE FPGA për sa i përket cilësimit dhe drejtimit të I/O.

Tabela 2–25. Emrat dhe funksionet skematike të sinjalit LPDDR2 SDRAM

Bordi Referenca (U9)	Skematik Sinjali Emri	Cikloni VE Numri i pinit FPGA	I/O Standard	Përshkrimi
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	Autobusi i adresës
AB6	LPDDR2_CA1	T30	1.2-V HSUL	Autobusi i adresës
AC7	LPDDR2_CA2	W29	1.2-V HSUL	Autobusi i adresës
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	Autobusi i adresës
AB9	LPDDR2_CA4	W30	1.2-V HSUL	Autobusi i adresës
W1	LPDDR2_CA5	U29	1.2-V HSUL	Autobusi i adresës
V2	LPDDR2_CA6	AC30	1.2-V HSUL	Autobusi i adresës
U1	LPDDR2_CA7	R30	1.2-V HSUL	Autobusi i adresës

Tabela 2–25. Emrat dhe funksionet skematike të sinjalit LPDDR2 SDRAM

Bordi Referenca (U9)	Skematik Sinjali Emri	Cikloni VE Numri i pinit FPGA	I/O Standard	Përshkrimi
T2	LPDDR2_CA8	T28	1.2-V HSUL	Autobusi i adresës
T1	LPDDR2_CA9	T25	1.2-V HSUL	Autobusi i adresës
Y2	LPDDR2_CK	V21	Diferencial 1.2-V HSUL	Ora diferenciale e daljes P
Y1	LPDDR2_CKN	V22	Diferencial 1.2-V HSUL	Ora diferenciale e daljes N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	Aktivizo orën
AB3	LPDDR2_CSN	R26	1.2-V HSUL	Zgjidhni çipin
N23	LPDDR2_DM0	AG29	1.2-V HSUL	Maska e të dhënave
L23	LPDDR2_DM1	AB27	1.2-V HSUL	Maska e të dhënave
AB20	LPDDR2_DM2	—	1.2-V HSUL	Maska e të dhënave
B20	LPDDR2_DM3	—	1.2-V HSUL	Maska e të dhënave
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	Korsia 0 e bajtit të autobusit të të dhënave
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	Korsia 0 e bajtit të autobusit të të dhënave
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	Korsia 0 e bajtit të autobusit të të dhënave
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	Korsia 0 e bajtit të autobusit të të dhënave
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	Korsia 0 e bajtit të autobusit të të dhënave
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	Korsia 0 e bajtit të autobusit të të dhënave
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	Korsia 0 e bajtit të autobusit të të dhënave
T23	LPDDR2_DQ7	30 pas Krishtit	1.2-V HSUL	Korsia 0 e bajtit të autobusit të të dhënave
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	Korsia 1 e bajtit të autobusit të të dhënave
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	Korsia 1 e bajtit të autobusit të të dhënave
G23	LPDDR2_DQ10	AA30	1.2-V HSUL	Korsia 1 e bajtit të autobusit të të dhënave
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	Korsia 1 e bajtit të autobusit të të dhënave
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	Korsia 1 e bajtit të autobusit të të dhënave
E23	LPDDR2_DQ13	28 pas Krishtit	1.2-V HSUL	Korsia 1 e bajtit të autobusit të të dhënave
D23	LPDDR2_DQ14	V27	1.2-V HSUL	Korsia 1 e bajtit të autobusit të të dhënave
C22	LPDDR2_DQ15	W28	1.2-V HSUL	Korsia 1 e bajtit të autobusit të të dhënave
AB12	LPDDR2_DQ16	—	1.2-V HSUL	Korsia 2 e bajtit të autobusit të të dhënave
AC13	LPDDR2_DQ17	—	1.2-V HSUL	Korsia 2 e bajtit të autobusit të të dhënave
AB14	LPDDR2_DQ18	—	1.2-V HSUL	Korsia 2 e bajtit të autobusit të të dhënave
AC14	LPDDR2_DQ19	—	1.2-V HSUL	Korsia 2 e bajtit të autobusit të të dhënave
AB15	LPDDR2_DQ20	—	1.2-V HSUL	Korsia 2 e bajtit të autobusit të të dhënave
AC16	LPDDR2_DQ21	—	1.2-V HSUL	Korsia 2 e bajtit të autobusit të të dhënave
AB17	LPDDR2_DQ22	—	1.2-V HSUL	Korsia 2 e bajtit të autobusit të të dhënave
AC17	LPDDR2_DQ23	—	1.2-V HSUL	Korsia 2 e bajtit të autobusit të të dhënave
B17	LPDDR2_DQ24	—	1.2-V HSUL	Korsia 3 e bajtit të autobusit të të dhënave
A17	LPDDR2_DQ25	—	1.2-V HSUL	Korsia 3 e bajtit të autobusit të të dhënave
A16	LPDDR2_DQ26	—	1.2-V HSUL	Korsia 3 e bajtit të autobusit të të dhënave
B15	LPDDR2_DQ27	—	1.2-V HSUL	Korsia 3 e bajtit të autobusit të të dhënave
B14	LPDDR2_DQ28	—	1.2-V HSUL	Korsia 3 e bajtit të autobusit të të dhënave

Tabela 2–25. Emrat dhe funksionet skematike të sinjalit LPDDR2 SDRAM

Bordi Referenca (U9)	Skematik Sinjali Emri	Cikloni VE Numri i pinit FPGA	I/O Standard	Përshkrimi
A14	LPDDR2_DQ29	—	1.2-V HSUL	Korsia 3 e bajtit të autobusit të të dhënave
A13	LPDDR2_DQ30	—	1.2-V HSUL	Korsia 3 e bajtit të autobusit të të dhënave
B12	LPDDR2_DQ31	—	1.2-V HSUL	Korsia 3 e bajtit të autobusit të të dhënave
R23	LPDDR2_DQS0	V26	Diferencial 1.2-V HSUL	Strobi i të dhënave P byte korsia 0
P22	LPDDR2_DQSN0	U26	Diferencial 1.2-V HSUL	Strobi i të dhënave N korsi 0 e bajtit
J22	LPDDR2_DQS1	U27	Diferencial 1.2-V HSUL	Strobi i të dhënave P byte korsia 1
K23	LPDDR2_DQSN1	U28	Diferencial 1.2-V HSUL	Strobi i të dhënave N korsi 1 e bajtit
AB18	LPDDR2_DQS2	—	Diferencial 1.2-V HSUL	Strobi i të dhënave P byte korsia 2
AC19	LPDDR2_DQSN2	—	Diferencial 1.2-V HSUL	Strobi i të dhënave N korsi 2 e bajtit
B18	LPDDR2_DQS3	—	Diferencial 1.2-V HSUL	Strobi i të dhënave P byte korsia 3
A19	LPDDR2_DQSN4	—	Diferencial 1.2-V HSUL	Strobi i të dhënave N korsi 3 e bajtit
P1	LPDDR2_ZQ	—	1.2-V	Kalibrimi i impedancës ZQ

EEPROM
Ky bord përfshin një pajisje EEPROM 64 Kb. Kjo pajisje ka një autobus të ndërfaqes serike me 2 tela I2C.
Tabela 2–26 liston caktimet e pineve EEPROM, emrat e sinjaleve dhe funksionet. Emrat dhe llojet e sinjaleve janë në lidhje me Cyclone VE FPGA për sa i përket cilësimit dhe drejtimit të I/O.

Tabela 2–26. Emrat dhe funksionet skematike të sinjaleve EEPROM

Bordi Referenca (U12)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
1	EEPROM_A0	—	3.3-V	Adresa e çipit
2	EEPROM_A1	—	3.3-V	Adresa e çipit
3	EEPROM_A2	—	3.3-V	Adresa e çipit
5	EEPROM_SDA	AH7	3.3-V	Adresa serike ose të dhënat
6	EEPROM_SCL	AG7	3.3-V	Ora serike
7	EEPROM_WP	—	3.3-V	Shkruani hyrjen e mbrojtjes

SRAM sinkron
Bordi i zhvillimit mbështet një SRAM sinkron standard 18 Mb për instruksione dhe ruajtje të të dhënave me aftësi të qasjes së rastësishme me vonesë të ulët. Pajisja ka një ndërfaqe 1024K x 18-bit. Kjo pajisje është pjesë e autobusit të përbashkët FSM që lidhet me memorien flash, SRAM dhe kontrolluesin e sistemit MAX V CPLD 5M2210. Shpejtësia e pajisjes është 250 MHz me një shpejtësi të vetme të dhënash. Nuk ka shpejtësi minimale për këtë pajisje. Gjerësia teorike e brezit të kësaj ndërfaqe është 4 Gbps për breshëri të vazhdueshme. Vonesa e leximit për çdo adresë është dy orë ndërsa vonesa e shkrimit është një orë.

Tabela 2–27 liston caktimet e pinit SSRAM, emrat e sinjaleve dhe funksionet.

Tabela 2–27. Detyrat e pinit SSRAM, emrat skematikë të sinjaleve dhe funksionet (Pjesa 1 nga 2)

Bordi Referenca (U11)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
86	SRAM_OEN	E7	2.5-V	Aktivizimi i daljes
87	SRAM_WEN	D6	2.5-V	Shkruaj aktivizo
37	FSM_A1	B11	2.5-V	Autobusi i adresës
36	FSM_A2	A11	2.5-V	Autobusi i adresës
44	FSM_A3	D9	2.5-V	Autobusi i adresës
42	FSM_A4	C10	2.5-V	Autobusi i adresës
34	FSM_A5	A10	2.5-V	Autobusi i adresës
47	FSM_A6	A9	2.5-V	Autobusi i adresës
43	FSM_A7	C9	2.5-V	Autobusi i adresës
46	FSM_A8	B8	2.5-V	Autobusi i adresës
45	FSM_A9	B7	2.5-V	Autobusi i adresës
35	FSM_A10	A8	2.5-V	Autobusi i adresës
32	FSM_A11	B6	2.5-V	Autobusi i adresës
33	FSM_A12	A6	2.5-V	Autobusi i adresës
50	FSM_A13	C7	2.5-V	Autobusi i adresës
48	FSM_A14	C6	2.5-V	Autobusi i adresës
100	FSM_A15	F13	2.5-V	Autobusi i adresës
99	FSM_A16	E13	2.5-V	Autobusi i adresës
82	FSM_A17	A5	2.5-V	Autobusi i adresës
80	FSM_A18	A4	2.5-V	Autobusi i adresës
49	FSM_A19	J7	2.5-V	Autobusi i adresës
81	FSM_A20	H7	2.5-V	Autobusi i adresës
39	FSM_A21	J9	2.5-V	Autobusi i adresës
58	FSM_D0	F16	2.5-V	Autobusi i të dhënave
59	FSM_D1	E16	2.5-V	Autobusi i të dhënave
62	FSM_D2	M9	2.5-V	Autobusi i të dhënave
63	FSM_D3	M8	2.5-V	Autobusi i të dhënave
68	FSM_D4	F15	2.5-V	Autobusi i të dhënave
69	FSM_D5	E15	2.5-V	Autobusi i të dhënave

Tabela 2–27. Detyrat e pinit SSRAM, emrat skematikë të sinjaleve dhe funksionet (Pjesa 2 nga 2)

Bordi Referenca (U11)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
72	FSM_D6	E12	2.5-V	Autobusi i të dhënave
73	FSM_D7	D13	2.5-V	Autobusi i të dhënave
23	FSM_D8	J15	2.5-V	Autobusi i të dhënave
22	FSM_D9	H15	2.5-V	Autobusi i të dhënave
19	FSM_D10	E11	2.5-V	Autobusi i të dhënave
18	FSM_D11	D10	2.5-V	Autobusi i të dhënave
12	FSM_D12	L10	2.5-V	Autobusi i të dhënave
13	FSM_D13	L9	2.5-V	Autobusi i të dhënave
8	FSM_D14	G14	2.5-V	Autobusi i të dhënave
9	FSM_D15	F14	2.5-V	Autobusi i të dhënave
85	SRAM_ADSCN	E6	2.5-V	Kontrolluesi i statusit të adresës
84	SRAM_ADSPN	J10	2.5-V	Procesori i statusit të adresës
83	SRAM_ADVN	G6	2.5-V	Adresa e vlefshme
93	SRAM_BWAN	A3	2.5-V	Byte shkruani zgjidhni
94	SRAM_BWBN	A2	2.5-V	Byte shkruani zgjidhni
97	SRAM_CE2	—	2.5-V	Aktivizimi i çipit 2
92	SRAM_CE3N	—	2.5-V	Aktivizimi i çipit 3
98	SRAM_CEN	D7	2.5-V	Aktivizimi i çipit 1
89	SRAM_CLK	K10	2.5-V	Ora
88	SRAM_GWN	—	2.5-V	Aktivizo shkrimin global
31	SRAM_MODE	—	2.5-V	Zgjedhja e sekuencës së shpërthimit
64	SRAM_ZZ	—	2.5-V	Modaliteti i gjumit me energji elektrike

Blic
Bordi i zhvillimit mbështet një pajisje flash sinkrone të përputhshme me 512 Mb CFI për ruajtjen e paqëndrueshme të të dhënave të konfigurimit FPGA, informacionit të tabelës, të dhënave të aplikacionit të testimit dhe hapësirës së kodit të përdoruesit. Kjo pajisje është pjesë e autobusit të përbashkët FSM që lidhet me memorien flash, SSRAM dhe kontrolluesin e sistemit MAX V CPLD 5M2210. Kjo ndërfaqe e memories 16-bitëshe të të dhënave mund të mbajë operacionet e leximit me hov deri në 52 MHz për një xhiro prej 832 Mbps për pajisje. Performanca e shkrimit është 270 μs për një buffer të vetëm fjalësh ndërsa koha e fshirjes është 800 ms për një bllok grupi 128 K. Tabela 2–28 liston caktimet e pineve të blicit, emrat e sinjaleve dhe funksionet. Emrat dhe llojet e sinjaleve janë në lidhje me Cyclone VE FPGA për sa i përket cilësimit dhe drejtimit të I/O.

Tabela 2–28. Detyrat e pineve të flashit, emrat skematikë të sinjaleve dhe funksionet (Pjesa 1 nga 3)

Bordi Referenca (U10)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
F6	FLASH_ADVN	H12	2.5-V	Adresa e vlefshme
B4	FLASH_CEN	H14	2.5-V	Aktivizimi i çipit

Tabela 2–28. Detyrat e pineve të flashit, emrat skematikë të sinjaleve dhe funksionet (Pjesa 2 nga 3)

Bordi Referenca (U10)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
E6	FLASH_CLK	N12	2.5-V	Ora
F8	FLASH_OEN	L11	2.5-V	Aktivizimi i daljes
F7	FLASH_RDYBSYN	J12	2.5-V	Gati
D4	FLASH_RESETN	K11	2.5-V	Rivendos
G8	FLASH_WEN	P12	2.5-V	Shkruaj aktivizo
C6	FLASH_WPN	—	2.5-V	Shkruaj mbrojtur
A1	FSM_A1	B11	2.5-V	Autobusi i adresës
B1	FSM_A2	A11	2.5-V	Autobusi i adresës
C1	FSM_A3	D9	2.5-V	Autobusi i adresës
D1	FSM_A4	C10	2.5-V	Autobusi i adresës
D2	FSM_A5	A10	2.5-V	Autobusi i adresës
A2	FSM_A6	A9	2.5-V	Autobusi i adresës
C2	FSM_A7	C9	2.5-V	Autobusi i adresës
A3	FSM_A8	B8	2.5-V	Autobusi i adresës
B3	FSM_A9	B7	2.5-V	Autobusi i adresës
C3	FSM_A10	A8	2.5-V	Autobusi i adresës
D3	FSM_A11	B6	2.5-V	Autobusi i adresës
C4	FSM_A12	A6	2.5-V	Autobusi i adresës
A5	FSM_A13	C7	2.5-V	Autobusi i adresës
B5	FSM_A14	C6	2.5-V	Autobusi i adresës
C5	FSM_A15	F13	2.5-V	Autobusi i adresës
D7	FSM_A16	E13	2.5-V	Autobusi i adresës
D8	FSM_A17	A5	2.5-V	Autobusi i adresës
A7	FSM_A18	A4	2.5-V	Autobusi i adresës
B7	FSM_A19	J7	2.5-V	Autobusi i adresës
C7	FSM_A20	H7	2.5-V	Autobusi i adresës
C8	FSM_A21	J9	2.5-V	Autobusi i adresës
A8	FSM_A22	H9	2.5-V	Autobusi i adresës
G1	FSM_A23	G9	2.5-V	Autobusi i adresës
H8	FSM_A24	F8	2.5-V	Autobusi i adresës
B6	FSM_A25	E8	2.5-V	Autobusi i adresës
B8	FSM_A26	D8	2.5-V	Autobusi i adresës
F2	FSM_D0	F16	2.5-V	Autobusi i të dhënave
E2	FSM_D1	E16	2.5-V	Autobusi i të dhënave
G3	FSM_D2	M9	2.5-V	Autobusi i të dhënave
E4	FSM_D3	M8	2.5-V	Autobusi i të dhënave
E5	FSM_D4	F15	2.5-V	Autobusi i të dhënave
G5	FSM_D5	E15	2.5-V	Autobusi i të dhënave
G6	FSM_D6	E12	2.5-V	Autobusi i të dhënave

Tabela 2–28. Detyrat e pineve të flashit, emrat skematikë të sinjaleve dhe funksionet (Pjesa 3 nga 3)

Bordi Referenca (U10)	Skematik Sinjali Emri	Cikloni VE FPGA Numri i pinit	I/O Standard	Përshkrimi
H7	FSM_D7	D13	2.5-V	Autobusi i të dhënave
E1	FSM_D8	J15	2.5-V	Autobusi i të dhënave
E3	FSM_D9	H15	2.5-V	Autobusi i të dhënave
F3	FSM_D10	E11	2.5-V	Autobusi i të dhënave
F4	FSM_D11	D10	2.5-V	Autobusi i të dhënave
F5	FSM_D12	L10	2.5-V	Autobusi i të dhënave
H5	FSM_D13	L9	2.5-V	Autobusi i të dhënave
G7	FSM_D14	G14	2.5-V	Autobusi i të dhënave
E7	FSM_D15	F14	2.5-V	Autobusi i të dhënave

Furnizimi me energji elektrike
Mund ta ndizni bordin e zhvillimit nga një hyrje e energjisë DC të stilit laptop. Vëllimi i hyrjestage duhet të jetë në rangun nga 14 V deri në 20 V, rryma prej 4.3 A dhe një maksimum vattage nga 65 W. The DC voltage më pas zbret në shina të ndryshme të energjisë të përdorura nga komponentët e tabelës dhe instalohet në lidhësit HSMC. Një konvertues shumëkanalësh analog-në-dixhital në bord (ADC) mat rrymën për disa shina të veçanta të bordit.

Sistemi i Shpërndarjes së Energjisë
Figura 2–9 tregon sistemin e shpërndarjes së energjisë në tabelën e zhvillimit. Joefikasiteti dhe ndarja e rregullatorit reflektohen në rrymat e treguara, të cilat janë nivele maksimale absolute konservatore.

Figura 2-9. Sistemi i Shpërndarjes së Energjisë

Matja e energjisë
Janë tetë shina të furnizimit me energji elektrike që kanë aftësi të sensorit aktual në bord duke përdorur pajisje ADC diferenciale 24-bit. Rezistorët me sens precizion ndajnë pajisjet dhe shinat ADC nga rrafshi kryesor i furnizimit për ADC për të matur rrymën. Një autobus SPI lidh këto pajisje ADC me kontrolluesin e sistemit MAX V CPLD 5M2210.

Figura 2–10 tregon bllok diagramin për qarkun e matjes së fuqisë.

Figura 2–10. Qarku i matjes së fuqisë

Tabela 2–29 liston binarët e synuar. Kolona skematike e emrit të sinjalit specifikon emrin e hekurudhës që matet ndërsa kolona e kunjit të pajisjes specifikon pajisjet e bashkangjitura në hekurudhë.

Tabela 2–29. Binarët e matjes së fuqisë

Kanali	Skematik Sinjali Emri	Vëlltage (V)	Pajisja Pin	Përshkrimi
1	KQV	1.1	KQV	Fuqia kryesore FPGA
2	VCCAUX	2.5	VCC_AUX	Ndihmës
3	VCCA_FPLL	2.5	VCCA_FPLL	Fuqia analoge PLL
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	I/O bankat para drejtuesve 3B, 4A, 5A, 5B, 6A, 7A dhe 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	Bankat hyrëse/dalëse të KQV-së 3B, 6A, 7A dhe 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	Bankat hyrëse/dalëse të KQV-së 5A dhe 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	Banka hyrëse/dalëse e KQV-së 4A (DDR3)

Referenca e Komponentëve të Bordit

Ky kapitull përshkruan komponentët e bordit të zhvillimit të Cyclone VE FPGA, informacionin e prodhimit dhe deklaratat e pajtueshmërisë së tabelës.

Komponentët e Bordit
Tabela liston referencën e komponentit dhe informacionin e prodhimit të të gjithë komponentëve në bordin e zhvillimit.

Tabela 3–1. Referenca e Komponentit dhe Informacioni i Prodhimit

Bordi Referenca	Komponenti	Prodhuesi	Prodhimtaria Numri i pjesës	Prodhuesi Webfaqe
U1	FPGA, Cyclone VE F896, 149,500 LE, pa plumb	Korporata Altera	5CEFA7F31I7N	www.altera.com
U13	Sistemi MAX V CPLD 5M2210 Kontrolluesi	Korporata Altera	5M2210ZF256I5N	www.altera.com
U18	Kontrollues periferik USB me shpejtësi të lartë	Selvi	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	LED jeshile	Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
D17	LED i kuq	Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
D35	LED blu	Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1–SW4	Ndërprerës DIP me katër pozicione	Komponentët C&K/ Industritë ITT	TDA04H0SB1	www.ittcannon.com
S1-S8	Butonat e shtypjes	Panasonic	EVQPAC07K	www.panasonic.com
S5	Ndërprerës me rrëshqitje	E-çelës	EG2201A	www.e-switch.com
X1	Ora e programueshme LVDS 125M e paracaktuar	Laboratorët e silikonit	570FAB000973DG	www.silabs.com
X3	Oscilator kristal 100 MHz, ±50 ppm, CMOS, 2.5 V	Laboratorët e silikonit	510GBA100M000BAGx	www.silabs.com
X2	Oscilator kristal 50 MHz, ±50 ppm, CMOS, 2.5 V	Laboratorët e silikonit	510GBA50M0000BAGx	www.silabs.com
J12	Lidhës femëror PCB me kënd WR-DSUB 9-pin	Wurth Elektronik	618009231121	www.we-online.com
U21	Ura USB-në-UART	Laboratorët e silikonit	CP2104	www.silabs.com
J14	Shirit prizë LCD 2×7 pin	Samtec	TSM-107-07-GD	www.samtec.com
	LCD 2×16 karaktere, matricë 5×8 pika	Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
U14, U15	Pajisjet Ethernet PHY BASE-T	Marvell Semiconductor	88E1111-B2- CAA1C000	www.marvell.com
J8, J9	Lidhës RJ-45, 10/100/1000 Mbps	Wurth Elektronik	7499111001A	www.we-online.com
J7	HSMC, version i personalizuar i prizës me shpejtësi të lartë të familjes QSH-DP.	Samtec	ASP-122953-01	www.samtec.com
U20	Transmetues i dyfishtë RS-232	Teknologji lineare	LTC2803-1	www.linear.com

Tabela 3–1. Referenca e Komponentit dhe Informacioni i Prodhimit

Bordi Referenca	Komponenti	Prodhuesi	Prodhimtaria Numri i pjesës	Prodhuesi Webfaqe
U12	64-Kb EEPROM	Mikroçip	24AA64	www.microchip.com
J15, J16	2 x 8 koka korrigjimi	Samtec	TSM-108-01-L-DV	www.samtec.com
U7, U8	16 milion × 16 × 8, 256-MB DDR3 SDRAM	Mikron	MT41J128M16	www.micron.com
U9	16 milion × 32 × 8, 512-MB LPDDR2 SDRAM	Mikron	MT42L128M32	www.micron.com
U11	SRAM sinkron 1024K × 18 bit 18 Mb	Integruar Silicon Solution, Inc.	IS61VPS102418A- 250TQL	www.issi.com
U10	Blic sinkron 512 Mb	Numoniks	PC28F512P30BF	www.numonyx.com
U35	ADC diferencial 16-kanalësh 24-bit	Teknologji lineare	LTC2418CGN#PBF	www.linear.com

Deklarata e Pajtueshmërisë Kinë-RoHS

Tabela 3-2 liston substancat e rrezikshme të përfshira me kompletin.

Tabela 3-2. Tabela e Emrit të Substancave të Rrezikshme dhe Shënimet e Përqendrimit (1), (2)

Pjesë Emri	Plumbi (Pb)	Kadmium (Cd)	Gjashtëvalente Kromi (Cr6 +)	Mërkuri (Hg)	Polibrominuar bifenile (PBB)	Polibrominuar Eteret difenil (PBDE)
Bordi i zhvillimit të Cyclone VE	X*	0	0	0	0	0
Furnizimi me energji 15 V	0	0	0	0	0	0
Lloji kabllo USB AB	0	0	0	0	0	0
Udhëzues përdorimi	0	0	0	0	0	0

Shënime për tabelën 3-2:

1. 0 tregon se përqendrimi i substancës së rrezikshme në të gjitha materialet homogjene në pjesë është nën pragun përkatës të standardit SJ/T11363-2006.
2. X* tregon se përqendrimi i substancës së rrezikshme të të paktën një prej të gjitha materialeve homogjene në pjesë është mbi pragun përkatës të standardit SJ/T11363-2006, por është i përjashtuar nga BE RoHS.

Kujdes i konformitetit CE EMI
Ky komplet zhvillimi dorëzohet në përputhje me standardet përkatëse të mandatuara nga Direktiva 2004/108/EC. Për shkak të natyrës së pajisjeve logjike të programueshme, është e mundur që përdoruesi të modifikojë kompletin në mënyrë të tillë që të gjenerojë ndërhyrje elektromagnetike (EMI) që tejkalon kufijtë e vendosur për këtë pajisje. Çdo EMI e shkaktuar si rezultat i modifikimeve në materialin e dorëzuar është përgjegjësi e përdoruesit.

Informacion Shtesë

Ky kapitull ofron informacion shtesë për dokumentin dhe Altera.

Historia e Rishikimit të Bordit
Tabela e mëposhtme liston versionet e të gjitha versioneve të Bordit të Zhvillimit të Cyclone VE FPGA.

Lirimi Data	Versioni	Përshkrimi
Mars 2013	Silikoni i prodhimit	■ Rishikimi i bordit të ri. Numri i pjesës së pajisjes së re—5CEFA7F31I7N. ■ Bordi kaloi testimin e pajtueshmërisë me CE.
Nëntor 2012	Silikoni inxhinierik	Lëshimi fillestar.

Historia e rishikimit të dokumentit
Tabela e mëposhtme liston historikun e rishikimeve për këtë dokument.

Data	Versioni	Ndryshimet
gusht 2017	1.4	Vendndodhja e korrigjuar e tabelës për lidhësin SMA të daljes së orës “Përfundoiview të Karakteristikat e Bordit të Zhvillimit të Cyclone VE FPGA” në faqen 2–2.
janar 2017	1.3	Numri i pinit ENETA_RX_DV u korrigjua Tabela 2–20 në faqen 2–25.
shtator 2015	1.2	■ U shtua lidhje në Dyqani Altera Design in “MAX V CPLD 5M2210 System Controller” ndezur faqe 2–5. ■ Etiketa e pajisjes është korrigjuar në Figura 2–5 në faqen 2–15.
Mars 2013	1.1	■ Rishikuar numrin e pjesës së pajisjes FPGA për lëshimin e silikonit të prodhimit. ■ U shtua një seksion rreth “Kujdesi i konformitetit CE EMI” në faqen 3–2.
Nëntor 2012	1.0	Lëshimi fillestar.

Konventat tipografike
Tabela e mëposhtme tregon konventat tipografike që përdor ky dokument.

Vizuale Sugjerim	Kuptimi
Lloji i trashë me kapital fillestar letra	Tregoni emrat e komandave, titujt e kutive të dialogut, opsionet e kutisë së dialogut dhe etiketat e tjera GUI. Për shembullample, Ruaj si kuti dialogu. Për elementët GUI, shkronja e madhe përputhet me GUI-në.
të guximshme lloji	Tregon emrat e drejtorive, emrat e projekteve, emrat e disqeve, file emrat, file shtesat e emrave, emrat e shërbimeve të softuerit dhe etiketat GUI. Për shembullample, \qdizajnet drejtoria, D: makinë, dhe chiptrip.gdf file.
Lloji italik me shkronja të mëdha fillestare	Tregoni titujt e dokumenteve. Për shembullample, Stratix IV Dizajn Udhëzimet.

Bordi i Zhvillimit të Ciklonit V E FPGA

Manuali i referencës

Gusht 2017 Altera Corporation

Dokumentet / Burimet

Bordi i Zhvillimit të ALTERA Cyclone VE FPGA [pdf] Manuali i Përdoruesit Bordi i Zhvillimit të Cyclone VE FPGA, Cyclone, Bordi i Zhvillimit të VE FPGA, Bordi i Zhvillimit të FPGA, Bordi i Zhvillimit, Bordi

Referencat

• Manuali i Përdoruesit