Intel® FPGA P-Tile Avalon ®
IP e transmetimit për PCI Express*
Dizajni p.shampUdhëzuesi i Përdoruesit
Përditësuar për Intel®
Quartus® Prime Design Suite: 21.3
Versioni IP: 6.0.0
Udhëzues përdorimi
Dizajni p.shample Përshkrimi
1.1. Përshkrimi funksional për dizajnin e programuar hyrje/dalje (PIO) Shemample
Dizajni PIO p.shample kryen transferime memorie nga një procesor pritës në një pajisje të synuar. Në këtë ishampLe, procesori pritës kërkon MemRd dhe emWr me një dword
TLP-të.
Dizajni PIO p.shample automatikisht krijon fileËshtë e nevojshme për të simuluar dhe përpiluar në softuerin Intel Prime. Dizajni p.shample mbulon një gamë të gjerë parametrash. Megjithatë, ai nuk mbulon të gjitha parametrat e mundshëm të IP-së së fortë P-Tile për PCIe.
Ky dizajn p.shample përfshin komponentët e mëposhtëm:
- Varianti i P-Tile Avalon Streaming Hard IP Endpoint (DUT) i gjeneruar me parametrat që specifikuat. Ky komponent drejton të dhënat TLP të marra në aplikacionin PIO
- Komponenti PIO Application (APPS), i cili kryen përkthimin e nevojshëm midis TLP-ve PCI Express dhe të thjeshtë Avalon-MM, shkruan dhe lexon në memorien e onchipit.
- Një komponent memorie në çip (MEM). Për dizajnin 1×16 p.shampLe, memoria në çip përbëhet nga një bllok memorie 16 KB. Për dizajnin 2×8 p.shampLe, memoria në çip përbëhet nga dy blloqe memorie 16 KB.
- Reset Release IP: Kjo IP mban qarkun e kontrollit të rivendosur derisa pajisja të ketë hyrë plotësisht në modalitetin e përdoruesit. FPGA pohon daljen INIT_DONE për të sinjalizuar që pajisja është në modalitetin e përdoruesit. IP-ja e rivendosjes së lëshimit gjeneron një version të përmbysur të sinjalit të brendshëm INIT_DONE për të krijuar daljen nINIT_DONE që mund të përdorni për dizajnin tuaj. Sinjali nINIT_DONE është i lartë derisa e gjithë pajisja të hyjë në modalitetin e përdoruesit. Pasi nINIT_DONE pohon (i ulët), e gjithë logjika është në modalitetin e përdoruesit dhe funksionon normalisht. Mund ta përdorni sinjalin nINIT_DONE në një nga mënyrat e mëposhtme:
- Për të vendosur një rivendosje të jashtme ose të brendshme.
- Për të futur hyrjen e rivendosjes në transmetues dhe PLL I/O.
- Për të hapur mundësinë e shkrimit të blloqeve të projektimit si blloqet e memories së integruar, makinën e gjendjes dhe regjistrat e zhvendosjes.
- Për të drejtuar në mënyrë sinkrone regjistrit, rivendosni portat e hyrjes në dizajnin tuaj.
Tabela e testimit të simulimit instancon modelin PIO p.shample dhe një Root Port BFM për t'u ndërlidhur me pikën përfundimtare të synuar.
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO 9001:2015 Regjistruar
Figura 1. Diagrami bllok për Dizajnin e Platformës PIO 1×16 Shemample Simulimi Testbanch
Figura 2. Diagrami bllok për Dizajnin e Platformës PIO 2×8 Shemample Simulimi Testbanch
Programi i testimit shkruan dhe lexon të dhënat nga i njëjti vend në memorien në çip. Ai krahason të dhënat e lexuara me rezultatin e pritur. Testi raporton, "Simulimi u ndal për shkak të përfundimit të suksesshëm" nëse nuk ndodhin gabime. P-Tile Avalon
Dizajni i transmetimit p.shample mbështet konfigurimet e mëposhtme:
- Gen4 x16 Pika përfundimtare
- Gen3 x16 Pika përfundimtare
- Gen4 x8x8 Pika përfundimtare
- Gen3 x8x8 Pika përfundimtare
Shënim: Paneli i testimit të simulimit për modelin PCIe x8x8 PIO, example është konfiguruar për një lidhje të vetme PCIe x8 edhe pse dizajni aktual zbaton dy lidhje PCIe x8.
Shënim: Ky dizajn p.shampai mbështet vetëm cilësimet e paracaktuara në Redaktuesin e Parametrave të IP-së P-tjegull Avalon Streaming për PCI Express.
Figura 3. Përmbajtja e sistemit të projektuesit të platformës për P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Projektuesi i Platformës gjeneron këtë dizajn deri në variante Gen4 x16.
Figura 4. Përmbajtja e sistemit të projektuesit të platformës për P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Dizenjuesi i Platformës gjeneron këtë dizajn deri në variante Gen4 x8x8.
1.2. Përshkrimi funksional për dizajnin Single Root I/O Virtualization (SR-IOV) Shemample
Dizajni SR-IOV example kryen transferime memorie nga një procesor pritës në një pajisje të synuar. Mbështet deri në dy PF dhe 32 VF për PF.
Dizajni SR-IOV example automatikisht krijon fileËshtë e nevojshme për të simuluar dhe përpiluar në softuerin Intel Quartus Prime. Ju mund të shkarkoni dizajnin e përpiluar në
një Intel Stratix® 10 DX Development Kit ose një Intel Agilex™ Development Kit.
Ky dizajn p.shample përfshin komponentët e mëposhtëm:
- Varianti i pikës fundore IP të gjeneruar P-Tile Avalon Streaming (Avalon-ST) (DUT) me parametrat që specifikuat. Ky komponent i drejton të dhënat e marra TLP në aplikacionin SR-IOV.
- Komponenti SR-IOV Application (APPS), i cili kryen përkthimin e nevojshëm ndërmjet TLP-ve PCI Express dhe të thjeshtë Avalon-ST, që shkruan dhe lexon në memorien në çip. Për komponentin SR-IOV APPS, një TLP e lexuar me memorie do të gjenerojë një Plotësim me të dhëna.
- Për një dizajn SR-IOV p.shampme dy PF dhe 32 VF për PF, ka 66 lokacione memorie që dizajni ishampmund të hyni. Dy PF-të mund të kenë qasje në dy vendndodhje memorie, ndërsa 64 VF-të (2 x 32) mund të aksesojnë 64 vendndodhje të memories.
- Një rivendosje IP e lëshimit.
Paneli i testimit të simulimit instancon modelin SR-IOV, p.shample dhe një Root Port BFM për t'u ndërlidhur me pikën përfundimtare të synuar.
Figura 5. Diagrami bllokues për Dizajnin e Platformës SR-IOV 1×16 Shemample Simulimi Testbanch
Figura 6. Diagrami bllokues për Dizajnin e Platformës SR-IOV 2×8 Shemample Simulimi Testbanch
Programi i testimit shkruan dhe lexon të dhëna nga i njëjti vend në memorien e çipit në 2 PF dhe 32 VF për PF. Ai krahason të dhënat e lexuara me të pritshmet
rezultat. Testi raporton, "Simulimi u ndal për shkak të përfundimit të suksesshëm" nëse nuk ndodhin gabime.
Dizajni SR-IOV example mbështet konfigurimet e mëposhtme:
- Gen4 x16 Pika përfundimtare
- Gen3 x16 Pika përfundimtare
- Gen4 x8x8 Pika përfundimtare
- Gen3 x8x8 Pika përfundimtare
Figura 7. Përmbajtja e sistemit të projektuesit të platformës për P-Tile Avalon-ST me SR-IOV për PCI Express 1×16 Design Example
Figura 8. Përmbajtja e sistemit të projektuesit të platformës për P-Tile Avalon-ST me SR-IOV për PCI Express 2×8 Design Example
Udhëzues për fillimin e shpejtë
Duke përdorur softuerin Intel Quartus Prime, mund të gjeneroni një dizajn të programuar I/O (PIO) p.shample për IP-në e fortë Intel FPGA P-Tile Avalon-ST për bërthamën IP të PCI Express*. Dizajni i krijuar p.shample pasqyron parametrat që specifikoni. Ish PIOample transferon të dhënat nga një procesor pritës në një pajisje të synuar. Është i përshtatshëm për aplikacione me gjerësi të ulët. Ky dizajn p.shample automatikisht krijon fileËshtë e nevojshme për të simuluar dhe përpiluar në softuerin Intel Quartus Prime. Ju mund ta shkarkoni dizajnin e përpiluar në Bordin tuaj të Zhvillimit të FPGA. Për të shkarkuar në pajisje të personalizuara, përditësoni cilësimet e Intel Quartus Prime File (.qsf) me caktimet e sakta të pinit. Figura 9. Hapat e Zhvillimit për Dizajn Shample
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO 9001:2015 Regjistruar
2.1. Struktura e Drejtorisë
Figura 10. Struktura e drejtorisë për dizajnin e gjeneruar Shembullample
2.2. Gjenerimi i Dizajnit Example
Figura 11. Procedura
- Në softuerin Intel Quartus Prime Pro Edition, krijoni një projekt të ri (File ➤ Magjistari i ri i projektit).
- Specifikoni drejtorinë, emrin dhe entitetin e nivelit të lartë.
- Për Lloji i projektit, pranoni vlerën e paracaktuar, Projekti bosh. Kliko Next.
- Për Shto Files kliko Next.
- Për Cilësimet e familjes, pajisjes dhe bordit nën Familja, zgjidhni Intel Agilex ose Intel Stratix 10.
- Nëse keni zgjedhur Intel Stratix 10 në hapin e fundit, zgjidhni Stratix 10 DX në menynë tërheqëse Device.
- Zgjidhni pajisjen e synuar për dizajnin tuaj.
- Klikoni Finish.
- Në Katalogun IP gjeni dhe shtoni IP-në e fortë Intel P-Tile Avalon-ST për PCI Express.
- Në kutinë e dialogut Varianti i ri IP, specifikoni një emër për IP-në tuaj. Klikoni Krijo.
- Në skedat Cilësimet e Nivelit të Lartë dhe Cilësimet PCIe*, specifikoni parametrat për variacionin tuaj të IP-së. Nëse jeni duke përdorur modelin SR-IOV, p.shample, bëni hapat e mëposhtëm për të aktivizuar SR-IOV:
a. Në skedën Pajisja PCIe* nën skedën PCIe* PCI Express / Aftësitë PCI, kontrolloni kutinë Aktivizo funksionet e shumta fizike.
b. Në skedën "PCIe* Multifunction" dhe "Cilësimet e sistemit" SR-IOV, kontrolloni kutinë Aktivizo mbështetjen e SR-IOV dhe specifikoni numrin e PF-ve dhe VF-ve. Për konfigurimet x8, kontrolloni kutitë Aktivizo funksionet e shumta fizike dhe Aktivizo mbështetjen SR-IOV për të dy skedat PCIe0 dhe PCIe1.
c. Në skedën PCIe* MSI-X nën skedën PCIe* PCI Express / Aftësitë PCI, aktivizoni veçorinë MSI-X sipas nevojës.
d. Në skedën Regjistrat e adresave bazë PCIe*, aktivizoni BAR0 si për PF ashtu edhe për VF.
e. Cilësimet e tjera të parametrave nuk mbështeten për këtë dizajn p.shample. - Në ishampnë skedën Designs, bëni zgjedhjet e mëposhtme:
a. Për shembullample Dizajni Files, aktivizoni opsionet Simulimi dhe Sinteza.
Nëse nuk keni nevojë për këto simulime ose sinteza files, lënia e opsioneve përkatëse të çaktivizuara redukton ndjeshëm ishample koha e gjenerimit të dizajnit.
b. Për formatin e gjeneruar HDL, vetëm Verilog është i disponueshëm në versionin aktual.
c. Për Target Development Kit, zgjidhni ose Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, Intel Stratix 10 DX P-Tile Production FPGA Development Kit ose Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
13. Zgjidhni Generate Example Dizajn për të krijuar një dizajn example që mund të simuloni dhe shkarkoni në harduer. Nëse zgjidhni një nga tabelat e zhvillimit P-Tile, pajisja në atë tabelë e mbishkruan pajisjen e zgjedhur më parë në projektin Intel Quartus Prime nëse pajisjet janë të ndryshme. Kur kërkesa ju kërkon të specifikoni drejtorinë për ish-in tuajample design, ju mund të pranoni direktorinë e paracaktuar, ./intel_pcie_ptile_ast_0_example_design, ose zgjidhni një drejtori tjetër.
Figura 12. Example Dizajni Tab
- Klikoni Finish. Ju mund të ruani .ip-në tuaj file kur kërkohet, por nuk kërkohet të jeni në gjendje të përdorni ishampdizajni.
- Hapni ish-inampprojekti i projektimit.
- Përpiloni ishample projektimin e projektit për të gjeneruar .sof file për ish të plotëample design. Kjo file është ajo që shkarkoni në një bord për të kryer verifikimin e harduerit.
- Mbyllni ish-in tuajampprojekti i projektimit.
Vini re se nuk mund të ndryshoni alokimet e pinit PCIe në projektin Intel Quartus Prime. Megjithatë, për të lehtësuar rrugëzimin e PCB-ve, mund të përdorni advantage të veçorive të ndryshimit të korsisë dhe të përmbysjes së polaritetit të mbështetur nga kjo IP.
2.3. Simulimi i Dizajnit Example
Konfigurimi i simulimit përfshin përdorimin e një modeli funksional Root Port Bus (BFM) për të ushtruar IP-në P-pllakë Avalon Streaming për PCIe (DUT) siç tregohet në vijim
figura.
Figura 13. PIO Design Example Simulimi Testbanch
Për më shumë detaje mbi panelin e testimit dhe modulet në të, referojuni Testbench në faqen 15.
Diagrami i mëposhtëm i rrjedhës tregon hapat për të simuluar dizajnin p.shampe:
Figura 14. Procedura
- Ndrysho në drejtorinë e simulimit të testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /imitues.
- Ekzekutoni skriptin e simulimit për simulatorin e zgjedhjes suaj. Referojuni tabelës më poshtë.
- Analizoni rezultatet.
Shënim: P-Tile nuk mbështet simulimet paralele PIPE.
Tabela 1. Hapat për të ekzekutuar simulimin
| Simulator | Drejtoria e punës | Udhëzimet |
| ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition | <p.shample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Thirrni vsim (duke shtypur vsim, e cila sjell një dritare konsole ku mund të ekzekutoni komandat e mëposhtme). 2. bëni msim_setup.tcl Shënim: Përndryshe, në vend që të bëni hapat 1 dhe 2, mund të shkruani: vsim -c -do msim_setup.tcl. 3. ld_debug 4. vrapoj -të gjithë 5. Një simulim i suksesshëm përfundon me mesazhin e mëposhtëm, "Simulation u ndal për shkak të përfundimit të suksesshëm!" |
| VCS* | <p.shample_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Shkruani sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” |
| vazhdoi… | ||
| Simulator | Drejtoria e punës | Udhëzimet |
| Shënim: Komanda e mësipërme është një komandë me një rresht. 2. Një simulim i suksesshëm përfundon me mesazhin e mëposhtëm, "Simulation u ndal për shkak të përfundimit të suksesshëm!" Shënim: Për të ekzekutuar një simulim në modalitetin interaktiv, përdorni hapat e mëposhtëm: (nëse keni krijuar tashmë një ekzekutues simv në modalitetin jo-interaktiv, fshini simv dhe simv.diadir) 1. Hapni vcs_setup.sh file dhe shtoni një opsion korrigjimi në komandën VCS: vcs -debug_access+r 2. Përpiloni dizajnin p.shample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Filloni simulimin në modalitetin interaktiv: simv -gui & |
Ky panel testimi simulon deri në një variant Gen4 x16.
Simulimi raporton, "Simulimi u ndal për shkak të përfundimit të suksesshëm" nëse nuk ndodhin gabime.
2.3.1. Stol provë
Tabela e testimit përdor një modul të drejtuesit të testit, altpcietb_bfm_rp_gen4_x16.sv, për të inicuar transaksionet e konfigurimit dhe kujtesës. Në nisje, moduli i drejtuesit të testit shfaq informacion nga regjistrat e Root Port dhe Endpoint Configuration Space, në mënyrë që të mund të lidheni me parametrat që keni specifikuar duke përdorur Redaktuesin e Parametrave.
Ishampdesign dhe testbench gjenerohen në mënyrë dinamike bazuar në konfigurimin që ju zgjidhni për P-Tile IP për PCIe. Tabela e testimit përdor parametrat që specifikoni në Redaktuesin e Parametrave në Intel Quartus Prime. Ky panel testimi simulon deri në një lidhje ×16 PCI Express duke përdorur ndërfaqen serike PCI Express. Dizajni i panelit të testimit lejon që më shumë se një lidhje PCI Express të simulohet në të njëjtën kohë. Figura e mëposhtme paraqet një nivel të lartë view i dizajnit të PIO p.shample.
Figura 15. PIO Design Example Simulimi Testbanch
Niveli i lartë i panelit të testimit instancon modulet kryesore të mëposhtme:
- altpcietb_bfm_rp_gen4x16.sv — Ky është porti rrënjë PCIe BFM.
//Rruga e drejtorisë
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: Ky është dizajni i pikës fundore me parametrat që specifikoni.
//Rruga e drejtorisë
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: Ky modul është një objektiv dhe iniciator i transaksioneve për ish-projektimin e PIOample.
//Rruga e drejtorisë
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: Ky modul është një objektiv dhe iniciator i transaksioneve për modelin SR-IOV ishample.
//Rruga e drejtorisë
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Figura 16. SR-IOV Design Example Simulimi Testbanch
Përveç kësaj, paneli i testimit ka rutina që kryejnë detyrat e mëposhtme:
- Gjeneron orën e referencës për pikën përfundimtare në frekuencën e kërkuar.
- Ofron një rivendosje të PCI Express në fillim.
Për më shumë detaje mbi Portin Root BFM, referojuni kapitullit TestBench të IP-së së transmetimit të Intel FPGA P-Tile Avalon për Udhëzuesin e Përdoruesit PCI Express.
Informacione të Përafërta
Udhëzuesi i përdoruesit për PCI Express të Intel FPGA P-Tile Avalon
2.3.1.1. Moduli i drejtuesit të testit
Moduli i drejtuesit të testimit, intel_pcie_ptile_tbed_hwtcl.v, instancon BFM të nivelit të lartë, altpcietb_bfm_top_rp.v.
BFM e nivelit të lartë kryen detyrat e mëposhtme:
- Instancon shoferin dhe monitorin.
- Instancon portin rrënjë BFM.
- Instancon ndërfaqen serike.
Moduli i konfigurimit, altpcietb_g3bfm_configure.v, kryen detyrat e mëposhtme:
- Konfiguron dhe cakton BAR-et.
- Konfiguron portin rrënjë dhe pikën përfundimtare.
- Shfaq cilësimet gjithëpërfshirëse të hapësirës së konfigurimit, BAR, MSI, MSI-X dhe AER.
2.3.1.2. PIO Design Example Testbench
Figura më poshtë tregon modelin PIO examphierarkia e dizajnit të simulimit. Testet për dizajnin PIO p.shample janë përcaktuar me parametrin apps_type_hwtcl të vendosur në
3. Testet e ekzekutuara nën këtë vlerë parametri janë të përcaktuara në ebfm_cfg_rp_ep_rootport, find_mem_bar dhe downstream_loop.
Figura 17. Projektimi i PIO ExampHierarkia e Dizajnit të Simulimit
Tabela e testimit fillon me trajnimin e lidhjeve dhe më pas akseson hapësirën e konfigurimit të IP-së për numërim. Një detyrë e quajtur downstream_loop (e përcaktuar në Portin Root
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) më pas kryen testin e lidhjes PCIe. Ky test përbëhet nga hapat e mëposhtëm:
- Lëshoni një komandë për shkrimin e kujtesës për të shkruar një fjalë të vetme të dhënash në memorien në çip pas pikës përfundimtare.
- Lëshoni një komandë për leximin e kujtesës për të lexuar të dhënat nga memoria në çip.
- Krahasoni të dhënat e lexuara me të dhënat e shkrimit. Nëse përputhen, testi e llogarit këtë si një kalim.
- Përsëritni hapat 1, 2 dhe 3 për 10 përsëritje.
Shkrimi i parë i kujtesës ndodh rreth vitit 219 ne. Pasohet nga një memorie e lexuar në ndërfaqen Avalon-ST RX të IP-së së fortë P-tjegull për PCIe. Përfundimi TLP shfaqet menjëherë pas kërkesës për leximin e memories në ndërfaqen Avalon-ST TX.
2.3.1.3. SR-IOV Design Example Testbench
Figura më poshtë tregon modelin SR-IOV examphierarkia e dizajnit të simulimit. Testet për dizajnin SR-IOV p.shampkryhen nga detyra e quajtur sriov_test,
e cila është përcaktuar në altpcietb_bfm_cfbp.sv.
Figura 18. SR-IOV Design ExampHierarkia e Dizajnit të Simulimit
Paneli i testimit SR-IOV mbështet deri në dy funksione fizike (PF) dhe 32 funksione virtuale (VF) për PF.
Tabela e testimit fillon me trajnimin e lidhjeve dhe më pas akseson hapësirën e konfigurimit të IP-së për numërim. Pas kësaj, ai kryen hapat e mëposhtëm:
- Dërgoni një kërkesë për shkrim memorie te një PF e ndjekur nga një kërkesë për lexim memorie për të lexuar të njëjtat të dhëna për krahasim. Nëse të dhënat e leximit përputhen me të dhënat e shkrimit, është
një kalim. Ky test kryhet nga detyra e quajtur my_test (e përcaktuar në altpcietb_bfm_cfbp.v). Ky test përsëritet dy herë për çdo PF. - Dërgoni një kërkesë për shkrim memorie te një VF e ndjekur nga një kërkesë për leximin e kujtesës për të lexuar të njëjtat të dhëna për krahasim. Nëse të dhënat e leximit përputhen me të dhënat e shkrimit, është
një kalim. Ky test kryhet nga detyra e quajtur cfbp_target_test (e përcaktuar në altpcietb_bfm_cfbp.v). Ky test përsëritet për çdo VF.
Shkrimi i parë i kujtesës ndodh rreth vitit 263 ne. Pasohet nga një memorie e lexuar në ndërfaqen Avalon-ST RX të PF0 të IP-së së fortë P-tjegull për PCIe. Përfundimi TLP shfaqet menjëherë pas kërkesës për leximin e memories në ndërfaqen Avalon-ST TX.
2.4. Përpilimi i Dizajnit Shample
- Navigoni te /intel_pcie_ptile_ast_0_example_design/ dhe hap pcie_ed.qpf.
- Nëse zgjidhni një nga dy kompletet e mëposhtme të zhvillimit, cilësimet e lidhura me VID përfshihen në .qsf file i dizajnit të krijuar p.shample, dhe nuk ju kërkohet t'i shtoni ato manualisht. Vini re se këto cilësime janë specifike për bordin.
• Kompleti i zhvillimit të Intel Stratix 10 DX P-Tile ES1 FPGA
• Kompleti i zhvillimit të Intel Stratix 10 DX P-Tile Production FPGA
• Kompleti i zhvillimit të Intel Agilex F-Series P-Tile ES0 FPGA - Në menynë Përpunimi, zgjidhni Filloni përpilimin.
2.5. Instalimi i drejtuesit të kernelit Linux
Përpara se të provoni dizajnin, p.shampNë harduer, duhet të instaloni kernelin Linux
shofer. Ju mund ta përdorni këtë drejtues për të kryer testet e mëposhtme:
• Një test lidhjeje PCIe që kryen 100 shkrime dhe lexime
• Hapësira e memories DWORD
lexon dhe shkruan
• Hapësira e konfigurimit DWORD lexon dhe shkruan
(1)
Përveç kësaj, ju mund të përdorni drejtuesin për të ndryshuar vlerën e parametrave të mëposhtëm:
• BAR-i që po përdoret
• Pajisja e zgjedhur (duke specifikuar numrat e autobusit, pajisjes dhe funksionit (BDF).
pajisja)
Përfundoni hapat e mëposhtëm për të instaluar drejtuesin e kernelit:
- Navigoni te ./software/kernel/linux nën exampLista e gjenerimit të dizajnit.
- Ndryshoni lejet për instalimin, ngarkimin dhe shkarkimin files:
$ chmod 777 instaloni shkarkimin e ngarkesës - Instaloni shoferin:
$ sudo ./instalo - Verifikoni instalimin e shoferit:
$ lsmod | grep intel_fpga_pcie_drv
Rezultati i pritshëm:
intel_fpga_pcie_drv 17792 0 - Verifikoni që Linux njeh modelin PCIe exampe:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Shënim: Nëse keni ndryshuar ID-në e shitësit, zëvendësoni ID-në e re të shitësit me atë të Intel
ID-ja e shitësit në këtë komandë.
Rezultati i pritshëm:
Drejtuesi i kernelit në përdorim: intel_fpga_pcie_drv
2.6. Drejtimi i Dizajnit Example
Këtu janë operacionet e testimit që mund të kryeni në modelin P-Tile Avalon-ST PCIe examples:
- Në të gjithë këtë udhëzues përdorimi, termat fjalë, DWORD dhe QWORD kanë të njëjtin kuptim që kanë në Specifikimin bazë PCI Express. Një fjalë është 16 bit, një DWORD është 32 bit dhe një QWORD është 64 bit.
Tabela 2. Operacionet e testimit të mbështetur nga P-Tile Avalon-ST PCIe Design Examples
| Operacionet | BAR i kërkuar | Mbështetur nga P-Tile Avalon-ST PCIe Design Example |
| 0: Testi i lidhjes – 100 shkrime dhe lexime | 0 | po |
| 1: Shkruani hapësirën e kujtesës | 0 | po |
| 2: Lexoni hapësirën e kujtesës | 0 | po |
| 3: Shkruani hapësirën e konfigurimit | N/A | po |
| 4: Lexoni hapësirën e konfigurimit | N/A | po |
| 5: Ndrysho BAR | N/A | po |
| 6: Ndryshoni pajisjen | N/A | po |
| 7: Aktivizo SR-IOV | N/A | Po (*) |
| 8: Bëni një test lidhjeje për çdo funksion virtual të aktivizuar që i përket pajisjes aktuale | N/A | Po (*) |
| 9: Kryeni DMA | N/A | Nr |
| 10: Hiq programin | N/A | po |
Shënim: (*) Këto operacione testimi janë të disponueshme vetëm kur dizajni SR-IOV p.shampzgjidhet le.
2.6.1. Drejtimi i dizajnit PIO Example
- Navigoni te ./software/user/example sipas dizajnit p.shampdrejtoria.
- Përpiloni dizajnin p.shampnë aplikim:
$ bëjnë - Kryeni testin:
$ sudo ./intel_fpga_pcie_link_test
Ju mund të kryeni testin e lidhjes Intel FPGA IP PCIe në modalitetin manual ose automatik. Zgjidhni nga:
• Në modalitetin automatik, aplikacioni zgjedh automatikisht pajisjen. Testi zgjedh pajisjen Intel PCIe me BDF më të ulët duke përputhur ID-në e Shitësit.
Testi gjithashtu zgjedh BAR-in më të ulët të disponueshëm.
• Në modalitetin manual, testi ju kërkon numrin e autobusit, pajisjes dhe funksionit dhe BAR-in.
Për Intel Stratix 10 DX ose Intel Agilex Development Kit, mund të përcaktoni
BDF duke shtypur komandën e mëposhtme:
$ lspci -d 1172:
4. Këtu janë samptranskriptet për mënyrat automatike dhe manuale:
Modaliteti automatik:
Modaliteti manual:
Informacione të Përafërta
PCIe Link Inspector Mbiview
Përdorni inspektorin e lidhjes PCIe për të monitoruar lidhjen në shtresat fizike, të lidhjes së të dhënave dhe të transaksioneve.
2.6.2. Drejtimi i dizajnit SR-IOV Example
Këtu janë hapat për të testuar modelin SR-IOV example në harduer:
- Kryeni testin e lidhjes Intel FPGA IP PCIe duke ekzekutuar sudo ./
komandën intel_fpga_pcie_link_test dhe më pas zgjidhni opsionin 1:
Zgjidhni manualisht një pajisje. - Futni BDF të funksionit fizik për të cilin janë ndarë funksionet virtuale.
- Futni BAR "0" për të vazhduar te menyja e testimit.
- Futni opsionin 7 për të aktivizuar SR-IOV për pajisjen aktuale.
- Futni numrin e funksioneve virtuale që do të aktivizohen për pajisjen aktuale.
- Futni opsionin 8 për të kryer një test lidhjeje për çdo funksion virtual të aktivizuar të alokuar për funksionin fizik. Aplikacioni i testit të lidhjes do të bëjë 100 shkrime memorie me një fjalë të vetme të dhënash secili dhe më pas do t'i lexojë të dhënat për t'u kontrolluar. Aplikacioni do të printojë numrin e funksioneve virtuale që dështuan në testin e lidhjes në fund të testimit.
7. Në një terminal të ri, ekzekutoni lspci –d 1172: | grep -c Komanda “Altera” për të verifikuar numërimin e PF-ve dhe VF-ve. Rezultati i pritur është shuma e numrit të funksioneve fizike dhe numrit të funksioneve virtuale.
P-tjegull Avalon Streaming IP për PCI Express Design
Example Arkivat e Udhëzuesit të Përdoruesit
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO
9001:2015
I regjistruar
Historia e rishikimit të dokumentit për Intel P-Tile Avalon
Transmetimi i IP-së së fortë për PCIe Design ExampUdhëzuesi i Përdoruesit
| Versioni i dokumentit | Versioni i Intel Quartus Prime | Versioni IP | Ndryshimet |
| 2021.10.04 | 21.3 | 6.0.0 | Ndryshoi konfigurimet e mbështetura për modelin SR-IOV example nga Gen3 x16 EP dhe Gen4 x16 EP në Gen3 x8 EP dhe Gen4 x8 EP në Përshkrimi funksional për dizajnin Single Root I/O (SR-IOV) Exampseksioni le. Shtoi mbështetjen për Intel Stratix 10 DX P-tile Production FPGA Development Kit në Generating the Design Exampseksioni le. |
| 2021.07.01 | 21.2 | 5.0.0 | U hoqën format e valëve të simulimit për modelin PIO dhe SR-IOV, p.shamples nga seksioni Simulimi i dizajnit Shembample. Përditësuar komandën për të shfaqur BDF në seksion Drejtimi i Dizajnit PIO Example. |
| 2020.10.05 | 20.3 | 3.1.0 | U hoq seksioni i Regjistrimeve që nga dizajni i Avalon Streaming ishampata nuk kanë regjistër kontrolli. |
| 2020.07.10 | 20.2 | 3.0.0 | Shtuar format e valëve të simulimit, përshkrimet e rasteve të provës dhe përshkrimet e rezultateve të testit për dizajnin p.shamples. U shtuan udhëzime simulimi për simulatorin ModelSim në Simulating the Design Exampseksioni le. |
| 2020.05.07 | 20.1 | 2.0.0 | Përditësoi titullin e dokumentit në IP të transmetimit Intel FPGA P-Tile Avalon për PCI Express Design Example Udhëzues përdorimi për të përmbushur udhëzimet e reja ligjore për emërtimin. U përditësua komanda e simulimit të modalitetit interaktiv VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | U shtua dizajni SR-IOV examppërshkrimi. |
| 2019.11.13 | 19.3 | 1.0.0 | U shtuan Gen4 x8 Endpoint dhe Gen3 x8 Endpoint në listën e konfigurimeve të mbështetura. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Lëshimi fillestar. |
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO
9001:2015
I regjistruar
Versioni Online
Dërgo koment
ID: 683038
UG-20234
Versioni: 2021.10.04
Dokumentet / Burimet
 |
intel FPGA P-Tile Avalon Streaming IP për PCI Express Design Example [pdfUdhëzuesi i përdoruesit FPGA P-Tile, Avalon Streaming IP për PCI Express Design Example, FPGA P-Tile Avalon Streaming IP për PCI Express Design Example, FPGA P-Tile Avalon Streaming IP |
