Intel OCT FPGA IP

IP OCT Intel FPGA ju lejon të kalibroni në mënyrë dinamike I/O duke iu referuar një rezistence të jashtme. IP OCT përmirëson integritetin e sinjalit, zvogëlon hapësirën në tabelë dhe është i nevojshëm për komunikimin me pajisje të jashtme si ndërfaqet e memories. IP OCT është në dispozicion për pajisjet Intel Stratix® 10, Intel Arria® 10 dhe Intel Cyclone® 10 GX. Nëse po migroni dizajne nga pajisjet Stratix V, Arria V dhe Cyclone V, duhet të migroni IP-në. Për më shumë detaje, referojuni informacionit përkatës.

Informacione të Përafërta

• Migrimi i IP-së tuaj ALTOCT në IP-në OCT Intel FPGA në faqen 13
  • Ofron hapa për të migruar bërthamën tuaj IP ALTOCT në bërthamën IP OCT.
• Udhëzues përdoruesi i IP-së së bërthamës së kalibruar dinamike në çip (ALTOCT).
  • Ofron informacion në lidhje me bërthamën IP ALTOCT.
• Hyrje në bërthamat IP të Intel FPGA
  • Ofron informacion të përgjithshëm për të gjitha bërthamat IP të Intel FPGA, duke përfshirë parametrizimin, gjenerimin, përmirësimin dhe simulimin e bërthamave IP.
• Krijimi i IP-së së pavarur nga versioni dhe skriptet e simulimit të projektuesit të platformës
  • Krijoni skripta simulimi që nuk kërkojnë përditësime manuale për përmirësimet e softuerit ose versionit IP.
• Praktikat më të mira të menaxhimit të projektit
  • Udhëzime për menaxhim efikas dhe transportueshmëri të projektit dhe IP-së tuaj files.
• Udhëzuesi i përdoruesit OCT Intel FPGA IP Arkivat në faqen 13
  • Ofron një listë të udhëzuesve të përdoruesit për versionet e mëparshme të OCTIntel FPGA IP.

Karakteristikat e OCT Intel FPGA IP

IP OCT mbështet veçoritë e mëposhtme

• Mbështetje për deri në 12 blloqe përfundimesh në çip (OCT).
• Mbështetje për përfundimin e kalibruar të serisë në çip (RS) dhe përfundimin paralel të kalibruar në çip (RT) në të gjitha kunjat I/O
• Vlerat e kalibruar të përfundimit prej 25 Ω dhe 50 Ω
• Mbështetje për kalibrimin OCT në modalitetin e ndezjes dhe të përdoruesit

TETOR Intel FPGA IP Mbiview

Diagrami i nivelit të lartë të IP të OCT

Kjo figurë tregon diagramin e nivelit të lartë të IP-së OCT.

Komponentët e IP të OCT

Komponenti	Përshkrimi
Pin RZQ	Kunj me qëllime të dyfishta. Kur përdoret me OCT, kunja lidhet me një rezistencë të jashtme referimi për të llogaritur kodet e kalibrimit për të zbatuar rezistencën e kërkuar.
Blloku OCT	Gjeneron dhe dërgon fjalët e kodit të kalibrimit në blloqet e buferit I/O.
logjika OCT	Merr fjalët e kodit të kalibrimit në mënyrë serike nga blloku OCT dhe dërgon fjalët e kodit të kalibrimit paralelisht me buferët.

Pin RZQ

Çdo bllok OCT ka një pin RZQ.

• Kunjat RZQ janë kunja me qëllime të dyfishta. Nëse kunjat nuk janë të lidhura me bllokun OCT, mund t'i përdorni kunjat si kunja të rregullta hyrëse/dalëse.
• Kunjat e kalibruara duhet të kenë të njëjtin vëllim VCCIOtage si bllok OCT dhe pin RZQ. Kunjat e kalibruara të lidhura me të njëjtin bllok OCT duhet të kenë të njëjtat vlera përfundimi seri dhe paralele.
• Ju mund të aplikoni kufizime vendndodhjeje në kunjat RZQ për të përcaktuar vendosjen e bllokut OCT sepse pini RZQ mund të lidhet vetëm me bllokun e tij përkatës OCT.

Blloku TETOR

Blloku OCT është një komponent që gjeneron kodet e kalibrimit për të përfunduar I/O-të. Gjatë kalibrimit, OCT përputhet me rezistencën e parë në rezistencën e jashtme përmes portës rzqin. Më pas, blloku OCT gjeneron dy fjalë kodi të kalibrimit 16-bit—njëra fjalë kalibron përfundimin e serisë dhe tjetra kalibron përfundimin paralel. Një autobus i dedikuar dërgon fjalët në mënyrë serike në logjikën OCT.

Logjika e tetorit

Blloku OCT dërgon fjalët e kodit të kalibrimit në mënyrë serike në logjikën OCT përmes portave të të dhënave ser_. Sinjali i enserit, kur aktivizohet, specifikon se nga cili bllok OCT do të lexojë fjalët e kodit të kalibrimit. Fjalët e kodit të kalibrimit më pas futen në logjikën e zhvendosjes serike në paralele. Pas kësaj, sinjali s2pload automatikisht pretendon të dërgojë fjalët e kodit të kalibrimit paralelisht me buferët I/O. Fjalët e kodit të kalibrimit aktivizojnë ose çaktivizojnë transistorët në bllokun I/O, të cilët do të imitojnë rezistencën serike ose paralele për të përshtatur rezistencën.

Të brendshmet e OCT Logic

OCT Intel FPGA IP Përshkrimi funksional

Për të përmbushur specifikimet e memories DDR, pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX mbështesin përfundimin e serisë në çip (RS OCT) dhe përfundimin paralel në çip (RT OCT) për standardet I/O me një fund. OCT mund të mbështetet në çdo bankë I/O. VCCIO duhet të jetë i pajtueshëm për të gjitha hyrjet/hyrjet në një bankë të caktuar. Në një pajisje Intel Stratix 10, Intel Arria 10 ose Intel Cyclone 10 GX, ka një bllok OCT në çdo bankë I/O. Çdo bllok OCT kërkon një lidhje me një rezistencë të jashtme referimi 240 Ω përmes një pin RZQ.

Pini RZQ ndan të njëjtën furnizim VCCIO me bankën I/O ku ndodhet pini. Një kunj RZQ është një pin I/O me funksion të dyfishtë që mund ta përdorni si një hyrje/dalje e rregullt nëse nuk përdorni kalibrimin OCT. Kur përdorni kutinë RZQ për kalibrimin OCT, kunja RZQ lidh bllokun OCT me tokën përmes një rezistence të jashtme 240 Ω. Shifrat e mëposhtme tregojnë se si OCT-të janë të lidhura në një kolonë të vetme I/O (në një zinxhir daisy). Një OCT mund të kalibrojë një I/O që i përket çdo banke, me kusht që banka të jetë në të njëjtën kolonë dhe të përmbushë vëllimintagkërkesat. Për shkak se nuk ka lidhje midis kolonave, OCT mund të ndahet vetëm nëse kunjat i përkasin të njëjtës kolonë I/O të OCT.

Lidhjet e OCT-bankë-bankë

Kolonat I/O në Intel Quartus® Prime Pin Planner

Kjo shifër është një ishample. Paraqitja ndryshon midis pajisjeve të ndryshme Intel Stratix 10, Intel Arria 10 ose Intel Cyclone 10 GX.

Ndërfaqet e modalitetit të ndezjes

IP OCT në modalitetin e ndezjes ka dy ndërfaqe kryesore

• Një ndërfaqe hyrëse që lidh bllokun FPGA RZQ me bllokun OCT
• Dy fjalë 16-bitëshe dalin që lidhen me buferët I/O

Ndërfaqet OCT

Modaliteti i përdoruesit OCT

Modaliteti i përdoruesit OCT funksionon në të njëjtën mënyrë si modaliteti OCT i ndezjes, me shtimin e kontrollueshmërisë së përdoruesit.

Sinjalet FSM

Kjo figurë tregon një makinë të gjendjes së fundme (FSM) në bërthamën që kontrollon sinjalet e dedikuara të përdoruesit në bllokun OCT. FSM siguron që blloku OCT kalibron ose dërgon fjalë kodi kontrolluese sipas kërkesës suaj.

Montuesi nuk nxjerr një përfundim OCT të modalitetit të përdoruesit. Nëse dëshironi që blloku juaj OCT të përdorë veçorinë e modalitetit të përdoruesit OCT, duhet të gjeneroni IP-në OCT. Megjithatë, për shkak të kufizimeve të harduerit, mund të përdorni vetëm një IP OCT në modalitetin e përdoruesit OCT në dizajnin tuaj.

Shënim: Një IP e vetme OCT mund të kontrollojë deri në 12 blloqe OCT.

FSM jep sinjalet e mëposhtme

• ora
• rivendosur
• s2pload
• kalibrim_i zënë
• kalibrim_zhvendosje_i zënë
• kërkesë_kalibrimi

Shënim: Këto sinjale disponohen vetëm në modalitetin e përdoruesit dhe jo në modalitetin e ndezjes.

Informacione të Përafërta

OCT Intel FPGA IP Sinjalet.
Ofron më shumë informacion rreth sinjaleve FSM.

Bërthama FSM

Rrjedha FSM

Shtetet FSM

Shtetit	Përshkrimi
PATARE	Kur vendosni vektorin calibration_request, FSM kalon nga gjendja IDLE në gjendjen CAL. Mbajeni vektorin calibration_request në vlerën e tij për dy cikle ore. Pas dy cikleve të orës, FSM përmban një kopje të vektorit. Duhet të rivendosni vektorin për të shmangur rifillimin e procesit të kalibrimit.
CAL	Gjatë kësaj gjendje, FSM kontrollon se cilët bit në vektorin calibration_request janë pohuar dhe i shërben ato. Blloqet përkatëse OCT nisin procesin e kalibrimit që kërkon rreth 2,000 cikle ore për të përfunduar. Pas përfundimit të kalibrimit, sinjali calibration_busy lëshohet.
Kontrolloni bitin e maskës	FSM kontrollon çdo bit në vektor nëse biti është vendosur apo jo.

Shtetit	Përshkrimi
Shift Mask bit	Kjo gjendje thjesht qarkullon mbi të gjitha bitet në vektor derisa të arrijë një 1.
Ndërrimi i Serisë	Kjo gjendje dërgon në mënyrë serike kodin e përfundimit nga blloku OCT në logjikën e përfundimit. Duhen 32 cikle për të përfunduar transferimin. Pas çdo transferimi, FSM kontrollon për çdo bit në pritje në vektor dhe i shërben ato në përputhje me rrethanat.
Përditëso Bitin në pritje	Regjistri në pritje mban bit që korrespondojnë me çdo bllok OCT në IP-në OCT Intel FPGA. Kjo gjendje përditëson regjistrin në pritje duke rivendosur kërkesën e shërbimit.
KRYER	Kur sinjali calibration_shift_busy hiqet, ju mund të pohoni automatikisht pohimet s2pload për të transferuar kodet e reja të përfundimit në buferë. Sinjali s2pload pohon për të paktën 25 ns. Për shkak të kufizimeve të harduerit, nuk mund të kërkoni një kalibrim tjetër derisa të gjitha bitet të jenë futur vektori calibration_shift_busy janë të ulëta.

OCT Intel FPGA IP Design Example

IP OCT mund të gjenerojë një dizajn ishample që përputhet me të njëjtin konfigurim të zgjedhur për IP. Dizajni p.shample është një dizajn i thjeshtë që nuk synon ndonjë aplikacion specifik. Ju mund të përdorni dizajnin p.shample si një referencë se si të instantohet IP. Për të gjeneruar dizajnin p.shample files, aktivizoni Generate Example Opsioni Design në kutinë e dialogut Generation gjatë gjenerimit të IP.

Shënim: IP OCT nuk mbështet gjenerimin VHDL.

• Softueri gjeneron _shampdirektoria le_design së bashku me IP-në, ku është emri i IP-së tuaj.
• Të _shampDrejtoria le_design përmban skriptet make_qii_design.tcl.
• .qsys files janë për përdorim të brendshëm gjatë projektimit p.shampvetëm gjenerata. Ju nuk mund ta modifikoni files.

Gjenerimi i Intel Quartus® Prime Design Example

Skripti make_qii_design.tcl gjeneron një dizajn të sintetizueshëm p.shampsë bashku me një projekt Intel Quartus® Prime, gati për përpilim. Për të gjeneruar një dizajn të sintetizueshëm p.shample, ndiqni këto hapa.

1. Pas gjenerimit të IP-së së bashku me dizajnin, p.shample files, ekzekutoni skriptin e mëposhtëm në vijën e komandës: quartus_sh -t make_qii_design.tcl.
2. Nëse dëshironi të specifikoni një pajisje të saktë për t'u përdorur, përdorni komandën e mëposhtme: quartus_sh -t make_qii_design.tcl .

Skripti gjeneron një direktori qii që përmban projektin ed_synth.qpf file. Ju mund ta hapni dhe përpiloni këtë projekt në softuerin Intel Quartus Prime.

OCT Intel FPGA IP Referencat

OCT Cilësimet e parametrave IP të Intel FPGA

Parametrat e IP të OCT

Emri	Vlera	Përshkrimi
Numri i blloqeve OCT	1 deri në 12	Përcakton numrin e blloqeve OCT që do të gjenerohen. Vlera e paracaktuar është 1.
Përdorni emra portash të përputhshëm me prapavijën	On Joaktiv	Kontrollo këtë për të përdorur emra të vjetër të nivelit të lartë të përputhshëm me IP-në ALTOCT. Ky parametër është i çaktivizuar si parazgjedhje.
Modaliteti OCT	Ndize fuqinë Përdoruesi	Përcakton nëse OCT është i kontrollueshëm nga përdoruesi apo jo. Vlera e paracaktuar është Ndezja.
Blloku OCT x mënyra e kalibrimit	Beqare Dyfishtë POD	Përcakton mënyrën e kalibrimit për OCT. X korrespondon me numrin e bllokut OCT. Vlera e paracaktuar është Beqare.

OCT Intel FPGA IP Sinjalet

Sinjalet hyrëse të ndërfaqes

Emri i sinjalit	Drejtimi	Përshkrimi
rzqin	Input	Lidhja hyrëse nga blloku RZQ në bllokun OCT. Pajisja RZQ është e lidhur me një rezistencë të jashtme. Blloku OCT përdor impedancën e lidhur me portën rzqin si referencë për të gjeneruar kodin e kalibrimit. Ky sinjal është i disponueshëm për modalitetin e ndezjes dhe të përdoruesit.
ora	Input	Ora hyrëse për modalitetin e përdoruesit OCT. Ora duhet të jetë 20 MHz ose më pak.
rivendosur	Input	Sinjali i rivendosjes së hyrjes. Rivendosja është sinkron.
kërkesë_kalibrimi	Input	Vektori i hyrjes për [NUMBER_OF_OCT:0]. Çdo bit korrespondon me një bllok OCT. Kur një bit vendoset në 1, OCT-ja përkatëse kalibron, më pas zhvendoset në mënyrë serike fjalën e kodit në bllokun logjik të përfundimit. Kërkesa duhet të mbahet për dy cikle ore. Për shkak të kufizimeve të harduerit, duhet të prisni derisa vektori calibration_shift_busy të jetë zero derisa të lëshohet një kërkesë tjetër; përndryshe kërkesa juaj nuk do të trajtohet.
kalibrim_zhvendosje_i zënë	Prodhimi	Vektori i daljes për [NUMBER_OF_OCT:0] që tregon se cili bllok OCT po punon aktualisht në kalibrimin dhe zhvendosjen e kodeve të përfundimit në bllokun logjik të përfundimit. Kur një bit është 1, tregon se një bllok OCT po kalibron dhe po zhvendos fjalën e kodit në bllokun logjik të përfundimit.
kalibrim_i zënë	Prodhimi	Vektori i daljes për [NUMBER_OF_OCT:0] që tregon se cili bllok OCT po punon aktualisht në kalibrim. Kur një bit është 1, tregon që një bllok OCT është duke u kalibruar
tetor_ _seri_kontrolli i përfundimit[15:0]	Prodhimi	Sinjali i daljes 16-bit, me duke filluar nga 0 në 11. Ky sinjal lidhet me portën e kontrollit të përfundimit të serisë në buferin hyrës/dalës. Kjo portë dërgon kodin e përfundimit të serisë që kalibron Rs.
tetor_ kontrolli _parallel_termination_[15:0]	Prodhimi	Sinjali i daljes 16-bit, me duke filluar nga 0 në 11. Ky sinjal lidhet me portën e kontrollit të ndërprerjes paralele në buferin hyrës/dalës. Kjo portë dërgon kodin e ndërprerjes paralele që kalibron Rt.

Detyrat e QSF

Pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX kanë cilësimet e mëposhtme të Intel Quartus Prime të lidhura me përfundimin file (.qsf) detyra:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

Detyrat e QSF

Detyrë QSF	Detajet
INPUT_TERMINATION OUTPUT_TERMINATION	Caktimi i përfundimit të hyrjes/daljes specifikon vlerën e përfundimit në ohm në pinin në fjalë. Exampe:
	set_instance_assignment -emri INPUT_TERMINATION -të set_instance_assignment -emri OUTPUT_TERMINATION -të
	Për të aktivizuar portat e ndërprerjes seri/paralele, përfshini këto caktime, të cilat specifikojnë vlerat e serisë dhe ato paralele të përfundimit për kunjat. Sigurohuni që të lidhni portat e kontrollit të përfundimit të serisë dhe portat e kontrollit të ndërprerjes paralele nga IP-ja OCT Intel FPGA me IP-në GPIO Intel FPGA. Exampe:
	set_instance_assignment -emri INPUT_TERMINATION “PARALLEL OHM ME KALIBRIM” -të set_instance_assignment -emri OUTPUT_TERMINATION “SERIES OHM ME KALIBRIM” -të
TERMINATION_CONTROL_BL OCK	Drejton montuesin që të bëjë lidhjen e duhur nga blloku i dëshiruar OCT me kunjat e specifikuara. Ky caktim është i dobishëm kur buferat e hyrjes/daljes nuk janë të instancuara në mënyrë eksplicite dhe ju duhet t'i lidhni kunjat me një bllok specifik OCT. Exampe:
	set_instance_assignment -emri TERMINATION_CONTROL_BLOCK -të
RZQ_GROUP	Kjo detyrë mbështetet vetëm në pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX. Kjo detyrë krijon një IP OCT pa modifikuar RTL. Fitter kërkon emrin e pinit rzq në listën e rrjetit. Nëse pini nuk ekziston, montuesi krijon emrin e pinit së bashku me IP-në OCT dhe lidhjet e tij përkatëse. Kjo ju lejon të krijoni një grup kunjash që do të kalibrohen nga një OCT ekzistues ose jo-ekzistues dhe montuesi siguron ligjshmërinë e dizajnit. Exampe:
	set_instance_assignment -emri RZQ_GROUP -të

Përfundimi mund të ekzistojë në buferat hyrëse dhe dalëse, dhe nganjëherë njëkohësisht. Ekzistojnë dy metoda për të lidhur grupet e pineve me një bllok OCT:

• Përdorni një caktim .qsf për të treguar se cili pin (bus) është i lidhur me cilin bllok OCT. Mund të përdorni caktimin TERMINATION_CONTROL_BLOCK ose RZQ_GROUP. Detyra e parë lidh një pin me një OCT të instancuar në RTL ndërsa kjo e fundit lidh pinin me një OCT të sapokrijuar pa modifikuar RTL.
• Instantoni primitivët e buferit I/O në nivelin më të lartë dhe lidhini ato me blloqet e duhura OCT.

Shënim: Të gjitha bankat hyrëse/dalëse me të njëjtën VCCIO mund të ndajnë një bllok OCT edhe nëse ajo bankë e veçantë I/O ka bllokun e saj OCT. Mund të lidhni çdo numër kunjash I/O që mbështesin përfundimin e kalibruar me një bllok OCT. Sigurohuni që të lidhni I/O me konfigurim të përputhshëm me një bllok OCT. Ju gjithashtu duhet të siguroheni që blloku OCT dhe hyrjet/hyrjet përkatëse të tij të kenë të njëjtat VCCIO dhe vlera të përfundimit të serisë ose paralele. Me këto cilësime, Fitter vendos bllokun I/O dhe OCT në të njëjtën kolonë. Softueri Intel Quartus Prime gjeneron mesazhe paralajmëruese nëse nuk ka pin të lidhur me bllokun.

Rrjedha e migrimit IP për pajisjet Arria V, Ciklon V dhe Stratix V

Rrjedha e migrimit IP ju lejon të migroni IP-në ALTOCT të pajisjeve Arria V, Cyclone V dhe Stratix V në IP-në OCT Intel FPGA të pajisjeve Intel Stratix 10, Intel Arria 10 ose Intel Cyclone 10 GX. Rrjedha e migrimit të IP-së konfiguron IP-në OCT që të përputhet me cilësimet e IP-së ALTOCT, duke ju lejuar të rigjeneroni IP-në.

Shënim: Kjo IP mbështet rrjedhën e migrimit të IP-së vetëm në modalitetin e kalibrimit të vetëm OCT. Nëse jeni duke përdorur modalitetin e kalibrimit të dyfishtë ose POD, nuk keni nevojë të migroni IP-në.

Migrimi i IP-së tuaj ALTOCT në IP-në OCT Intel FPGA

Për të migruar IP-në tuaj ALTOCT në IP-në OCT, ndiqni këto hapa

1. Hapni IP-në tuaj ALTOCT në Katalogun IP.
2. Në familjen e pajisjeve të zgjedhura aktualisht, zgjidhni Stratix 10, Arria 10 ose Cyclone 10 GX.
3. Klikoni Finish për të hapur IP-në OCT në redaktuesin e parametrave. Redaktori i parametrave konfiguron cilësimet OCT IP të ngjashme me cilësimet e ALTOCT IP.
4. Nëse ka ndonjë cilësim të papajtueshëm midis të dyjave, zgjidhni cilësimet e reja të mbështetura.
5. Klikoni Finish për të rigjeneruar IP-në.
6. Zëvendësoni instancimin tuaj ALTOCT IP në RTL me IP-në OCT.

Shënim: Emrat e portave IP të OCT mund të mos përputhen me emrat e portave IP ALTOCT. Prandaj, thjesht ndryshimi i emrit të IP në instantacion nuk është i mjaftueshëm.

OCT Intel FPGA IP Udhëzuesi i Përdoruesit Arkivat

Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.

Versioni Core IP	Udhëzues përdorimi
17.1	Udhëzues përdoruesi i Intel FPGA OCT IP Core

Udhëzuesi i përdorimit të Historisë së Rishikimit të Dokumentit për OCT Intel FPGA IP

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2019.07.03	19.2	19.1	Mbështetje e shtuar për pajisjet Intel Stratix 10. Përditësoi emrat e mëposhtëm IP: "Intel FPGA OCT" në "OCT Intel FPGA IP"  "Intel FPGA GPIO" në "GPIO Intel FPGA IP" Përditësuar sinjalin s2pload: U hoq s2pload nga sinjalet e disponueshme të përdoruesit. Përshkrime të përditësuara në lidhje me sjelljen e sinjalit s2pload.

 

Data	Versioni	Ndryshimet
Nëntor 2017	2017.11.06	Mbështetje e shtuar për pajisjet Intel Cyclone 10 GX. Riemëruar Altera OCT IP core në Intel FPGA OCT IP core. U riemërua Qsys në Dizajnues i Platformës. Teksti i përditësuar për riemërtim shtesë të Intel.
maj 2017	2017.05.08	Riemërtuar si Intel.
dhjetor 2015	2015.12.07	Ndryshuan shembujt e "megafunksionit" në "bërthamë IP". Ndryshuar raste të Kuartus II te Quartus Prime. Redaktime të ndryshme në përmbajtje dhe lidhje për të përmirësuar stilin dhe qartësinë.
gusht, 2014	2014.08.18	U shtua informacion rreth kalibrimit OCT në modalitetin e përdoruesit. Përditësuar sinjalet dhe parametrat bazë të IP: core_rzqin_export u ndryshua në rzqin core_series_termination_control_export u ndryshua në tetor_ _seri_kontrolli i përfundimit[15:0] core_parallel_termination_control_export u ndryshua në tetor_ _parallel_termination_control[15:0]
Nëntor 2013	2013.11.29	Lëshimi fillestar.

ID: 683708
Versioni: 2019.07.03

Dokumentet / Burimet

Intel OCT FPGA IP [pdfUdhëzuesi i përdoruesit OCT FPGA IP, OCT, FPGA IP

Referencat

• Manuali i Përdoruesit