VHDL VITAL™
Udhëzues simulimi

Hyrje

Ky Udhëzues për Simulimin VHDL Vital përmban informacion rreth përdorimit të ModelSim për të simuluar dizajne për pajisjet Microsemi SoC. Referojuni ndihmës online për informacion shtesë rreth përdorimit të softuerit SoC.
Referojuni dokumentacionit të përfshirë me simulatorin tuaj për informacion në lidhje me kryerjen e simulimit.

Supozimet e dokumentit
Ky dokument supozon sa vijon:

1. Ju keni instaluar programin Libero SoC. Ky dokument është për programin Libero SoC v10.0 dhe më të ri. Për versionet e mëparshme të programit, shihni Udhëzues për Simulimin Vital të VHDL të Trashëguar.
2. Ju keni instaluar simulatorin tuaj VHDL VITAL.
3. Ju jeni të njohur me stacionet e punës dhe sistemet operative UNIX ose me PC dhe mjediset operative Windows.
4. Ju jeni të njohur me arkitekturën FPGA dhe softuerin e dizajnit FPGA.

Konventat e dokumenteve
Ky dokument përdor variablat e mëposhtme:

• Bibliotekat familjare FPGA tregohen si Zëvendësoni variablin e dëshiruar të familjes FPGA me familjen e pajisjes sipas nevojës. Për shembullample: vcom -punë .vhd
• Bibliotekat e kompiluara VHDL tregohen si Zëvendësim për variablin e dëshiruar të familjes VHDL sipas nevojës. Gjuha VHDL kërkon që emrat e librarive të fillojnë me një karakter alfa.

Ndihmë në internet
Softueri Microsemi SoC vjen me ndihmën në internet. Ndihma online specifike për çdo mjet softuerësh është e disponueshme nga menyja Ndihmë.

Konfigurimi

Ky kapitull përmban informacion mbi konfigurimin e simulatorit ModelSim për të simuluar dizajnet Microsemi SoC.
Ky kapitull përfshin kërkesat e softuerit, hapat që përshkruajnë mënyrën e kompilimit të bibliotekave Microsemi SoC FPGA dhe informacione të tjera të konfigurimit për mjetin e simulimit që përdorni.

Kërkesat e softuerit
Informacioni në këtë udhëzues vlen për Microsemi Libero SoC Software v10.0 e lart dhe simulatorët VHDL në përputhje me IEEE1076.
Për më tepër, ky udhëzues përmban informacione rreth përdorimit të simulatorëve ModelSim.
Për informacion specifik rreth versioneve që mbështet ky version, shkoni te sistemi i mbështetjes teknike në Microsemi. web faqe (http://www.actel.com/custsup/search.html) dhe kërkoni me fjalën kyçe palë e tretë.

ModelSim
Meqenëse rruga e instalimit ndryshon për secilin përdorues dhe për secilin instalim, ky dokument përdor $ALSDIR për të treguar vendndodhjen ku është instaluar softueri. Nëse jeni përdorues i Unix, thjesht krijoni një variabël mjedisi të quajtur ALSDIR dhe vendosni vlerën e saj në rrugën e instalimit. Nëse jeni përdorues i Windows, zëvendësoni $ALSDIR me rrugën e instalimit në komanda.
Përdorni procedurën e mëposhtme për të kompiluar libraritë për simulatorët ModelSim. Shkruani komandat UNIX në dritaren e UNIX. Shkruani komandat e Windows në rreshtin e komandave të dritares së Transkriptit ModelSim.
Komandat më poshtë janë për Windows. Që komandat të funksionojnë për UNIX, përdorni vija të pjerrëta përpara në vend të vijave të pjerrëta prapa.

Kjo procedurë kompilon një bibliotekë Microsemi VITAL në direktorinë $ALSDIR\lib\vtl\95\mti. Ju duhet të kompiloni modelet e bibliotekës FPGA që bibliotekat VITAL të funksionojnë siç duhet.
Shënim: Nëse tashmë ekziston një direktori MTI në direktorinë $ALSDIR\lib\vtl\95, mund të jenë të pranishme libraritë e kompajluara dhe mund të mos keni nevojë të kryeni procedurën e mëposhtme.

1. Krijo një bibliotekë të quajtur mti në direktorinë $ALSDIR\lib\vtl\95.
2. Thirrni simulatorin ModelSim (vetëm për Windows).
3. Kaloni në direktorinë $ALSDIR\lib\vtl\95\mti. Futni komandën e mëposhtme në dritaren e komandës: cd $ALSDIR\lib\vtl\95\mti
4. Krijo një biblioteka familjare. Futni komandën e mëposhtme në komandë: vlib
5. Harto bibliotekën VITAL në direktori. Futni komandën e mëposhtme në komandë: vmap $ALSDIR\lib\vtl\95\mti\
6. Kompiloni bibliotekat tuaja VITAL.
   vcom -punë ../ .vhd
   Për shembullample, për të kompiluar bibliotekën 40MX për simulatorin tuaj, shkruani komandën e mëposhtme: vcom -work a40mx ../40mx.vhd
7. (Opsionale) Kompiloni bibliotekën e migrimit. Kryeni këtë hap vetëm nëse duhet të përdorni bibliotekën e migrimit. Shkruani komandën e mëposhtme në komandë: vcom -work ../ _mig.vhd

Rrjedha e projektimit

Ky kapitull përshkruan rrjedhën e projektimit për simulimin e dizajneve me një mjet simulimi në përputhje me VHDL VITAL.

Rrjedha e dizajnit VHDL VITAL
Rrjedha e projektimit VHDL VITAL ka katër hapa kryesorë:

1. Krijo dizajn
2. Zbatoni Dizajn
3. Programimi
4. Verifikimi i Sistemit

Seksionet e mëposhtme detajojnë këto hapa.

Krijo dizajn
Gjatë krijimit/verifikimit të dizajnit, një dizajn kapet në një burim VHDL të nivelit RTL (sjellës). file.
Pas kapjes së dizajnit, mund të kryeni një simulim sjelljeje të VHDL-së. file për të verifikuar që kodi VHDL është i saktë. Kodi më pas sintetizohet në një listë rrjeti VHDL të nivelit të portës (strukturore). Pas sintezës, mund të kryeni një simulim strukturor opsional para-layout të dizajnit. Së fundi, një netlist EDIF gjenerohet për përdorim në Libero SoC dhe një netlist strukturore VHDL pas paraqitjes gjenerohet për simulimin e kohës në një simulator të përputhshëm me VHDL VITAL.

Hyrja e burimit VHDL
Futni burimin tuaj të dizajnit VHDL duke përdorur një redaktues teksti ose një redaktues HDL të ndjeshëm ndaj kontekstit. Burimi juaj i dizajnit VHDL mund të përmbajë konstruksione të nivelit RTL, si dhe instanca të elementeve strukturorë, të tillë si bërthamat Libero SoC.

Simulimi i sjelljes
Kryeni një simulim sjelljeje të dizajnit tuaj para sintezës. Simulimi sjelljeje verifikon funksionalitetin e kodit tuaj VHDL. Zakonisht, përdorni zero vonesa dhe një bankë standarde testimi VHDL për të nxitur simulimin. Referojuni dokumentacionit të përfshirë me mjetin tuaj të simulimit për informacion në lidhje me kryerjen e simulimit funksional.

Sinteza
Pasi të keni krijuar burimin tuaj të dizajnit të sjelljes VHDL, duhet ta sintetizoni atë. Sinteza transformon VHDL-në e sjelljes file në një listë rrjeti në nivel porte dhe optimizon dizajnin për një teknologji të synuar. Dokumentacioni i përfshirë me mjetin tuaj të sintezës përmban informacion në lidhje me kryerjen e sintezës së dizajnit.

Gjenerimi i Netlist EDIF
Pasi të keni krijuar, sintetizuar dhe verifikuar dizajnin tuaj, softueri gjeneron një listë rrjeti EDIF për vendosje dhe rrugëtim në Libero SoC.
Kjo listë rrjeti EDIF përdoret gjithashtu për të gjeneruar një listë rrjeti strukturore VHDL për përdorim në simulimin strukturor.

Gjenerimi strukturor i listës Netlist VHDL
Libero SoC gjeneron një listë rrjetesh VHDL në nivel porte nga lista juaj e rrjeteve EDIF për përdorim në simulimin strukturor para-paraqitjes pas sintezës.
Të file është i disponueshëm në direktorinë /synthesis nëse dëshironi të kryeni simulimin manualisht.
Simulimi strukturor
Kryeni një simulim strukturor përpara vendosjes dhe drejtimit. Simulimi strukturor verifikon funksionalitetin e listës suaj të rrjetës VHDL strukturore para-paraqitjes pas sintezës. Përdoren vonesat e njësive të përfshira në bibliotekat e përpiluara Libero SoC VITAL. Referojuni dokumentacionit të përfshirë me mjetin tuaj të simulimit për informacion në lidhje me kryerjen e simulimit strukturor.

Zbatoni Dizajn
Gjatë zbatimit të projektimit, ju vendosni dhe drejtoni një dizajn duke përdorur Libero SoC. Për më tepër, mund të kryeni analiza të kohës. Pas vend-dhe-rrugës, kryeni simulimin e paraqitjes së postës (kohës) me një simulator të përputhshëm me VHDL VITAL.
Programimi
Programoni një pajisje me softuer dhe harduer programimi nga Microsemi SoC ose një sistem programimi i palës së tretë i mbështetur. Referojuni ndihmës online të programuesit për informacion në lidhje me programimin e një pajisjeje Microsemi SoC.
Verifikimi i Sistemit
Mund të kryeni verifikimin e sistemit në një pajisje të programuar duke përdorur mjetin diagnostikues Silicon Explorer.
Referojuni Nisjes së Shpejtë të Silicon Explorer për informacion në lidhje me përdorimin e Silicon Explorer.

Gjenerimi i listave të rrjetit

Ky kapitull përshkruan procedurat për gjenerimin e listave rrjetore EDIF dhe strukturore VHDL.
Gjenerimi i një Netlist EDIF
Pas kapjes së skemës ose sintetizimit të dizajnit tuaj, gjeneroni një listë rrjeti EDIF nga mjeti juaj i kapjes ose sintezës skematike. Përdorni listën e rrjetit EDIF për vend-dhe-rrugë. Referojuni dokumentacionit të përfshirë me mjetin tuaj të kapjes ose sintezës skematike për informacion rreth krijimit të një liste rrjeti EDIF.
Gjenerimi i një Netlist strukturor VHDL
Lista e rrjeteve strukturore VHDL filegjenerohen automatikisht si pjesë e projektit tuaj Libero SoC.
Mund të gjeni listën tuaj të rrjetit VHDL files në drejtorinë /synthesis të projektit tuaj Libero. Për shembullample, nëse drejtoria e projektit tuaj quhet project1, atëherë lista juaj e rrjetit filejanë në /project1/synthesis.
Disa familje ju mundësojnë të eksportoni këto files manualisht për përdorim në mjete të jashtme. Nëse pajisja juaj e mbështet këtë veçori, mund të eksportoni listën e rrjetit files nga Tools > Export > Netlist.

Simulimi me ModelSim

Ky kapitull përshkruan hapat për të kryer simulim të sjelljes, strukturës dhe kohës duke përdorur simulatorin ModelSim.
Procedurat e paraqitura janë për PC. Të njëjtat procedura konfigurimi funksionojnë në mënyrë të ngjashme për UNIX. Përdorni vija të pjerrëta përpara në vend të vijave të pjerrëta prapa. Për PC, shkruani komandat në dritaren MTI. Për UNIX, shkruani komandat në një dritare UNIX.

Simulimi i sjelljes
Përdorni procedurën e mëposhtme për të kryer një simulim sjelljeje të një dizajni. Referojuni dokumentacionit.
të përfshira me mjetin tuaj të simulimit për informacion shtesë rreth kryerjes së simulimit të sjelljes.

1. Thirrni simulatorin tuaj ModelSim. (Vetëm për PC)
2. Ndrysho direktorinë në direktorinë e projektit tënd. Kjo direktori duhet të përfshijë dizajnin tënd VHDL. files dhe testbench. Lloji: cd
3. Hartëzojeni në Bibliotekë. Nëse ndonjë bërthamë është krijuar në burimin tuaj VHDL, shkruani komandën e mëposhtme për t'i hartëzuar ato në bibliotekën e kompajluar VITAL: vmap $ALSDIR\lib\vtl\95\mti\
   Për t'iu referuar bibliotekës familjare në dizajnin tuaj VHDL files, shtoni linjat e mëposhtme në modelin tuaj VHDL files: biblioteka përdorim .components.all;
4. Krijo një direktori “punë”. Shkruaj: vlib work
5. Hartojeni në direktorinë “work”. Shtypni komandën e mëposhtme: vmap work .\work
6. Kryeni një simulim sjelljeje të dizajnit tuaj. Për të kryer një simulim sjelljeje duke përdorur simulatorin tuaj VSystem ose ModelSim, përpiloni dizajnin dhe testben-in tuaj VHDL. files dhe ekzekutoni një simulim. Për dizajne hierarkike, përpiloni blloqet e projektimit të nivelit më të ulët përpara blloqeve të projektimit të nivelit më të lartë.

Komandat e mëposhtme tregojnë se si të përpiloni dizajnin VHDL dhe testbench files:
vcom -93 .vhd
vcom -93 .vhd

Për të simuluar dizajnin, shkruani:
vsim
Për shembullampe:
vsim test_adder_behave
Çifti entitet-arkitekturë i specifikuar nga konfigurimi i quajtur test_adder_behave në testbench do të simulohet. Nëse dizajni juaj përmban një bërthamë PLL, përdorni një rezolucion 1ps:
vsim -t ps
Për shembullampe:
vsim -t ps test_adder_behave

Simulimi strukturor
Përdorni procedurën e mëposhtme për të kryer simulimin strukturor.

1. Gjeneroni një listë rrjeti strukturore VHDL. Nëse po përdorni Synopsys Design Compiler, gjeneroni një listë rrjeti strukturore VHDL duke përdorur këtë mjet.
   Nëse po përdorni mjete të tjera sinteze, gjeneroni një VHDL në nivel porte nga lista juaj EDIF duke përdorur file gjenerohet automatikisht në projektin tuaj. Disa familje dizajni ju mundësojnë të gjeneroni files direkt nga menyja Tools > Export > Netlist.
   Shënim: VHDL e gjeneruar përdor std_logic për të gjitha portet. Portat e autobusit do të jenë në të njëjtin rend bitash siç shfaqen në listën e rrjetit EDIF.
2. Hartëzoni në bibliotekën VITAL. Ekzekutoni komandën e mëposhtme për të hartëzuar bibliotekën VITAL të kompajluar.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Kompiloni listën strukturore të rrjetit. Kompiloni dizajnin dhe testben-in tuaj VHDL. files. Komandat e mëposhtme tregojnë se si të përpiloni dizajnin VHDL dhe testbench files:
   vcom - vetëm e -93 .vhd
   vcom - vetëm një -93 .vhd
   vcom .vhd
   Shënim: Së pari, aplikacioni kompilon entitetet. Pastaj, kompilon arkitekturat, siç kërkohet për listat e rrjetit VHDL të shkruara nga disa mjete.
4. Ekzekutoni simulimin strukturor. Për të simuluar projektin tuaj, shkruani: vsim
   Për shembullample: vsim test_adder_structure
   Çifti entitet-arkitekturë i specifikuar nga konfigurimi i quajtur test_adder_structure në testbench do të simulohet.
   Nëse dizajni juaj përmban një bërthamë PLL, përdorni një rezolucion 1ps: vsim -t ps
   Për shembullample: vsim -t ps test_adder_structure

Simulimi i kohës
Për të kryer simulimin e kohës:

1. Nëse nuk e keni bërë këtë, shënoni përsëri dizajnin tuaj dhe krijoni testbench-in tuaj.
2. Për të kryer një simulim kohe duke përdorur simulatorin tuaj V-System ose ModelSim, përpiloni dizajnin dhe testben-in tuaj VHDL. files, nëse nuk janë përpiluar tashmë për një simulim strukturor, dhe ekzekutoni një simulim. Komandat e mëposhtme tregojnë se si të përpiloni dizajnin VHDL dhe testbench files:
   vcom - vetëm e -93 .vhd
   vcom - vetëm një -93 .vhd
   vcom .vhd
   Shënim: Kryerja e hapave të mëparshëm përpilon entitetet në fillim dhe më pas arkitekturat, siç kërkohet për listat e rrjetit VHDL të shkruara nga disa mjete.
3. Ekzekutoni simulimin e shënimit prapa duke përdorur informacionin e kohës në SDF. file. Lloji: vsim -sdf[max|typ|min] / = .sdf -c
   Të opsioni specifikon rajonin (ose rrugën) për një shembull në një dizajn ku fillon shënimi i pasmë. Ju mund ta përdorni atë për të specifikuar një shembull të veçantë FPGA në një dizajn më të madh të sistemit ose një panel testimi që dëshironi të mbështetni me shënime. Për shembullample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Në këtë ishampLe, mbledhësi i njësisë ekonomike është instancuar si shembull "uut" në panelin e testimit. Çifti entitet-arkitekturë i specifikuar nga konfigurimi i quajtur "test_adder_structural" në panelin e testimit do të simulohet duke përdorur vonesat maksimale të specifikuara në SDF file.
   Nëse dizajni juaj përmban një bërthamë PLL, përdorni një rezolucion 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Për shembullample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Mbështetja e produktit

Microsemi SoC Products Group mbështet produktet e tij me shërbime të ndryshme mbështetëse, duke përfshirë Shërbimin ndaj Klientit, Qendrën e Mbështetjes Teknike të Klientit, një websiti, posta elektronike dhe zyrat e shitjeve në mbarë botën.
Kjo shtojcë përmban informacione rreth kontaktimit të Microsemi SoC Products Group dhe përdorimit të këtyre shërbimeve mbështetëse.

Shërbimi ndaj klientit
Kontaktoni Shërbimin e Klientit për mbështetjen jo-teknike të produktit, të tilla si çmimi i produktit, përmirësimet e produktit, informacioni i përditësimit, statusi i porosisë dhe autorizimi.
Nga Amerika e Veriut, telefononi 800.262.1060
Nga pjesa tjetër e botës, telefononi 650.318.4460
Faks, nga kudo në botë, 408.643.6913

Qendra e Mbështetjes Teknike të Klientit
Grupi i Produkteve Microsemi SoC e ka Qendrën e Mbështetjes Teknike të Klientit me inxhinierë shumë të kualifikuar të cilët mund t'ju ndihmojnë t'u përgjigjeni pyetjeve tuaja në lidhje me harduerin, softuerin dhe dizajnin në lidhje me Produktet Microsemi SoC. Qendra e Mbështetjes Teknike të Klientit shpenzon shumë kohë duke krijuar shënime aplikimi, përgjigje për pyetje të zakonshme të ciklit të dizajnit, dokumentim të problemeve të njohura dhe pyetje të ndryshme të shpeshta. Pra, përpara se të na kontaktoni, ju lutemi vizitoni burimet tona online. Ka shumë të ngjarë që ne t'ju jemi përgjigjur tashmë pyetjeve tuaja.

Mbështetje Teknike
Vizitoni Mbështetjen e Klientit webfaqe (www.microsemi.com/soc/support/search/default.aspx) për më shumë informacion dhe mbështetje. Shumë përgjigje të disponueshme në të kërkueshme web burimet përfshijnë diagrame, ilustrime dhe lidhje me burime të tjera në webfaqe.

Webfaqe
Mund të shfletoni një sërë informacionesh teknike dhe jo-teknike në faqen kryesore të SoC, në www.microsemi.com/soc.

Kontaktoni Qendrën e Mbështetjes Teknike të Klientit
Inxhinierë shumë të kualifikuar stafojnë Qendrën e Mbështetjes Teknike. Qendra e Mbështetjes Teknike mund të kontaktohet me email ose përmes Grupit të Produkteve Microsemi SoC webfaqe.
Email
Ju mund t'i komunikoni pyetjet tuaja teknike në adresën tonë të emailit dhe të merrni përgjigjet me email, faks ose telefon. Gjithashtu, nëse keni probleme me projektimin, mund t'i dërgoni email dizajnit tuaj files për të marrë ndihmë.
Ne monitorojmë vazhdimisht llogarinë e emailit gjatë gjithë ditës. Kur na dërgoni kërkesën tuaj, sigurohuni që të përfshini emrin tuaj të plotë, emrin e kompanisë dhe informacionin tuaj të kontaktit për përpunimin efikas të kërkesës suaj.
Adresa e emailit të mbështetjes teknike është soc_tech@microsemi.com.

Rastet e mia
Klientët e Microsemi SoC Products Group mund të dorëzojnë dhe gjurmojnë rastet teknike në internet duke shkuar te Rastet e mia.
Jashtë SHBA
Klientët që kanë nevojë për ndihmë jashtë zonave kohore të SHBA-së mund të kontaktojnë mbështetjen teknike nëpërmjet emailit (soc_tech@microsemi.com) ose kontaktoni një zyrë lokale të shitjeve. Listimet e zyrave të shitjeve mund të gjenden në www.microsemi.com/soc/company/contact/default.aspx.

Mbështetje Teknike ITAR
Për mbështetje teknike për FPGA-të RH dhe RT që rregullohen nga Rregulloret Ndërkombëtare të Trafikut të Armëve (ITAR), na kontaktoni përmes soc_tech_itar@microsemi.com. Përndryshe, brenda Rastet e Mia, zgjidhni Po në listën rënëse ITAR. Për një listë të plotë të FPGA-ve Microsemi të rregulluara nga ITAR, vizitoni ITAR web faqe.

Selia e Korporatës Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
Brenda SHBA: +1 949-380-6100
Shitjet: +1 949-380-6136
Faks: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) ofron një portofol të plotë zgjidhjesh gjysmëpërçuese për: hapësirën ajrore, mbrojtjen dhe sigurinë; ndërmarrje dhe komunikim; dhe tregjet industriale dhe alternative të energjisë. Produktet përfshijnë pajisje analoge dhe RF me performancë të lartë, me besueshmëri të lartë, qarqe të integruara me sinjal të përzier dhe RF, SoC të personalizueshëm, FPGA dhe nënsisteme të plota. Microsemi e ka selinë në Aliso Viejo, Kaliforni. Mësoni më shumë në www.microsemi.com.

© 2012 Microsemi Corporation. Të gjitha të drejtat e rezervuara. Microsemi dhe logoja Microsemi janë marka tregtare të Microsemi Corporation. Të gjitha markat e tjera tregtare dhe markat e shërbimit janë pronë e pronarëve të tyre përkatës.
5-57-9006-12/11.12

Dokumentet / Burimet

Versionet e paketës së dizajnit të mikroçipit VHDL VITAL SoC [pdfUdhëzuesi i përdoruesit Versionet 2024.2 deri në 12.0, VHDL VITAL SoC Design Suite Versione, VHDL VITAL, SoC Design Suite Versione, Versione Suite, Versione

Referencat

• Manuali i Përdoruesit