Udhëzuesi i përdorimit të GPIO Intel® FPGA IP

---

Pajisjet Intel® Arria® 10 dhe Intel® Cyclone® 10 GX

Përditësuar për Intel® Quartus® Prime Design Suite: 21.2
Versioni IP: 20.0.0

Versioni Online                                                               ID: 683136
Dërgo koment             ug-altera_gpio            Versioni: 2021.07.15

---

Bërthama IP GPIO Intel® FPGA mbështet veçoritë dhe komponentët për qëllime të përgjithshme I/O (GPIO). Ju mund të përdorni GPIO në aplikacione të përgjithshme që nuk janë specifike për transmetuesit, ndërfaqet e kujtesës ose LVDS.

Bërthama IP GPIO është e disponueshme vetëm për pajisjet Intel Arria® 10 dhe Intel Cyclone® 10 GX. Nëse po migroni dizajne nga pajisjet Stratix® V, Arria V ose Cyclone V, duhet të migroni bërthamat IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ose ALTIOBUF.

Informacione të Përafërta

• Rrjedha e migrimit IP për pajisjet Arria V, Ciklon V dhe Stratix V në faqen 22
• Udhëzues për zbatimin e Intel Stratix 10 I/O
  Ofron udhëzuesin kryesor të përdoruesit GPIOIP për pajisjet Intel Stratix 10.
• Hyrje në bërthamat IP të Intel FPGA
  Ofron informacion të përgjithshëm për të gjitha bërthamat IP të Intel FPGA, duke përfshirë parametrizimin, gjenerimin, përmirësimin dhe simulimin e bërthamave IP.
• Krijimi i IP-së së pavarur nga versioni dhe skriptet e simulimit Qsys
  Krijoni skripta simulimi që nuk kërkojnë përditësime manuale për përmirësimet e softuerit ose versionit IP.
• Praktikat më të mira të menaxhimit të projektit
  Udhëzime për menaxhim efikas dhe transportueshmëri të projektit dhe IP-së tuaj files.
• Udhëzuesi i përdoruesit GPIO Intel FPGA IP Arkivat në faqen 24
  Ofron një listë të udhëzuesve të përdoruesit për versionet e mëparshme të bërthamës GPIO IP.
• Udhëzuesi i përdorimit të Bërthamave IP të nivelit të dyfishtë të hyrjes/daljes (ALTDDIO_IN, ALTDDIO_OUT dhe ALTDDIO_BIDIR)
• Udhëzuesi i përdorimit të bazës së IP-së në buffer I/O (ALTIOBUF).

Informacioni i publikimit për GPIO Intel FPGA IP

Versionet IP të Intel FPGA përputhen me versionet e softuerit Intel Quartus® Prime Design Suite deri në versionin 19.1. Duke filluar nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite, Intel FPGA IP ka një skemë të re versioni.

---

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

ISO 9001:2015 Regjistruar

Numri i versionit IP të Intel FPGA (XYZ) mund të ndryshojë me çdo version të softuerit Intel Quartus Prime. Një ndryshim në:

• X tregon një rishikim të madh të IP-së. Nëse përditësoni softuerin Intel Quartus Prime, duhet të rigjeneroni IP-në.
• Y tregon se IP përfshin veçori të reja. Rigjeneroni IP-në tuaj për të përfshirë këto veçori të reja.
• Z tregon se IP përfshin ndryshime të vogla. Rigjeneroni IP-në tuaj për të përfshirë këto ndryshime.

Tabela 1. Informacioni i lëshimit aktual të GPIO Intel FPGA IP Core

Artikulli	Përshkrimi
Versioni IP	20.0.0
Versioni i Intel Quartus Prime	21.2
Data e publikimit	2021.06.23

Karakteristikat e GPIO Intel FPGA IP

Bërthama IP GPIO përfshin veçori për të mbështetur blloqet e pajisjes I/O. Ju mund të përdorni redaktuesin e parametrave Intel Quartus Prime për të konfiguruar bërthamën IP të GPIO.

Bërthama IP GPIO ofron këto komponentë:

• Hyrja/dalja me shpejtësi të dyfishtë të të dhënave (DDIO)—një komponent dixhital që dyfishon ose përgjysmon shpejtësinë e të dhënave të një kanali komunikimi.
• Zinxhirët e vonesës—konfiguroni zinxhirët e vonesës për të kryer vonesa specifike dhe për të ndihmuar në mbylljen e kohës së hyrjes/daljes.
• Buferët I/O—lidhni pads me FPGA.

Shtigjet e të dhënave GPIO Intel FPGA IP

Figura 1. Niveli i lartë View i GPIO me një fund

Tabela 2. Mënyrat kryesore të rrugës së të dhënave IP të GPIO

Rruga e të Dhënave	Mënyra e regjistrimit
	Bypass	Regjistrim i thjeshtë	DDR I/O
			Norma e plotë	Gjysmë-normë
Input	Të dhënat shkojnë nga elementi i vonesës në thelbin, duke anashkaluar të gjitha I/O-të me shpejtësi të dyfishtë të të dhënave (DDIO).	DDIO me normë të plotë funksionon si një regjistër i thjeshtë, duke anashkaluar DDIO me gjysmë normë. Përshtatësi zgjedh nëse do ta paketojë regjistrin në I/O ose do ta zbatojë regjistrin në bërthamë, në varësi të zonës dhe shkëmbimeve të kohës.	DDIO me normë të plotë funksionon si një DDIO i rregullt, duke anashkaluar DDIO-të me normë gjysmë.	DDIO me tarifë të plotë funksionon si një DDIO i rregullt. DDIO-të me gjysmë normë konvertojnë të dhënat me normë të plotë në të dhëna me normë gjysmë.
Prodhimi	Të dhënat shkojnë nga thelbi drejt e në elementin e vonesës, duke anashkaluar të gjitha DDIO.	DDIO me normë të plotë funksionon si një regjistër i thjeshtë, duke anashkaluar DDIO me gjysmë normë. Përshtatësi zgjedh nëse do ta paketojë regjistrin në I/O ose do ta zbatojë regjistrin në bërthamë, në varësi të zonës dhe shkëmbimeve të kohës.	DDIO me normë të plotë funksionon si një DDIO i rregullt, duke anashkaluar DDIO-të me normë gjysmë.	DDIO me tarifë të plotë funksionon si një DDIO i rregullt. DDIO-të me gjysmë normë konvertojnë të dhënat me normë të plotë në të dhëna me normë gjysmë.
Bidirekcionale	Buferi i daljes drejton si një kunj të daljes ashtu edhe një tampon të hyrjes.	DDIO me tarifë të plotë funksionon si një regjistër i thjeshtë. Buferi i daljes drejton si një kunj të daljes ashtu edhe një tampon të hyrjes.	DDIO me tarifë të plotë funksionon si një DDIO i rregullt. Buferi i daljes drejton si një kunj të daljes ashtu edhe një tampon të hyrjes. Buferi i hyrjes drejton një grup prej tre flip-flops.	DDIO me tarifë të plotë funksionon si një DDIO i rregullt. DDIO-të me gjysmë normë konvertojnë të dhënat me normë të plotë në gjysmë normë. Buferi i daljes drejton si një kunj të daljes ashtu edhe një tampon të hyrjes. Buferi i hyrjes drejton një grup prej tre flip-flops.

Nëse përdorni sinjale të qarta dhe të paracaktuara asinkrone, të gjitha DDIO ndajnë të njëjtat sinjale.

DDIO me gjysmë normë dhe me normë të plotë lidhen me orë të veçanta. Kur përdorni DDIO me gjysmë normë dhe me normë të plotë, ora me shpejtësi të plotë duhet të funksionojë me dyfishin e frekuencës së gjysmës së normës. Ju mund të përdorni marrëdhënie të ndryshme fazore për të përmbushur kërkesat e kohës.

Informacione të Përafërta
Autobusi i hyrjes dhe i daljes Bitet e larta dhe të ulëta në faqen 12

Shtegu i hyrjes

Pajisja dërgon të dhëna në buferin e hyrjes dhe buferi i hyrjes ushqen elementin e vonesës. Pasi të dhënat shkojnë në daljen e elementit të vonesës, multipleksët e programueshëm të anashkalimit zgjedhin veçoritë dhe shtigjet për t'u përdorur. Çdo shteg hyrës përmban dy stages të DDIO-ve, të cilat janë me normë të plotë dhe gjysmë normë.

Figura 2. E thjeshtuar View e shtegut të hyrjes GPIO me një fund

1. Pajisja merr të dhëna.
2. DDIO IN (1) kap të dhëna në skajet në rritje dhe në rënie të ck_fr dhe dërgon të dhënat, sinjalet (A) dhe (B) në figurën e mëposhtme të formës valore, me shpejtësi të vetme të dhënash.
3. DDIO IN (2) dhe DDIO IN (3) përgjysmojnë shpejtësinë e të dhënave.
4. dout[3:0] paraqet të dhënat si një autobus me gjysmë norme.

Figura 3. Forma e valës së rrugës hyrëse në modalitetin DDIO me konvertim me gjysmë norme

Në këtë figurë, të dhënat shkojnë nga ora me shpejtësi të plotë me shpejtësi të dyfishtë të të dhënave në orën gjysmë me shpejtësi të vetme të të dhënave. Shpejtësia e të dhënave ndahet me katër dhe madhësia e autobusit rritet me të njëjtin raport. Rrjedha e përgjithshme përmes bërthamës GPIO IP mbetet e pandryshuar.

Marrëdhënia aktuale e kohës midis sinjaleve të ndryshme mund të ndryshojë në varësi të dizajnit specifik, vonesave dhe fazave që zgjidhni për orët me shpejtësi të plotë dhe gjysmë norme.

Shënim: Bërthama IP GPIO nuk mbështet kalibrimin dinamik të kunjave me dy drejtime. Për aplikacionet që kërkojnë kalibrim dinamik të kunjave dydrejtimëshe, referojuni informacionit përkatës.

Informacione të Përafërta

• PHY Lite për ndërfaqet paralele Udhëzuesi i përdoruesit Intel FPGA Core IP: Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX Devices
  Ofron më shumë informacion për aplikacionet që kërkojnë OCT dinamike për kunjat me dy drejtime.
• Shtigjet e aktivizimit të daljes dhe daljes në faqen 7

Shtigjet e aktivizimit të daljes dhe daljes

Elementi i vonesës së daljes dërgon të dhëna në tampon përmes tamponit të daljes.

Çdo shteg daljeje përmban dy stage të DDIO-ve, të cilat janë me gjysmë normë dhe me normë të plotë.

Figura 4. E thjeshtuar View e Rrugës së daljes GPIO me një fund

Figura 5. Forma e valës së rrugës së daljes në modalitetin DDIO me konvertim me gjysmë norme

Figura 6. E thjeshtuar View e shtegut të aktivizimit të daljes

Dallimi midis shtegut të daljes dhe shtegut të aktivizimit të daljes (OE) është se shtegu OE nuk përmban DDIO me normë të plotë. Për të mbështetur implementimet e regjistrit të paketuar në rrugën OE, një regjistër i thjeshtë funksionon si DDIO me normë të plotë. Për të njëjtën arsye, është i pranishëm vetëm një DDIO me gjysmë normë.

Rruga OE funksionon në tre mënyrat themelore të mëposhtme:

• Bypass - bërthama dërgon të dhëna direkt në elementin e vonesës, duke anashkaluar të gjitha DDIO-të.
• Regjistri i paketuar—anashkalon DDIO me gjysmë normë.
• DDIO-të DDIO me gjysmë normë-produkti SDR konvertojnë të dhënat nga norma e plotë në gjysmë normë.

Shënim: Bërthama IP GPIO nuk mbështet kalibrimin dinamik të kunjave me dy drejtime. Për aplikacionet që kërkojnë kalibrim dinamik të kunjave dydrejtimëshe, referojuni informacionit përkatës.

Informacione të Përafërta

• PHY Lite për ndërfaqet paralele Udhëzuesi i përdoruesit Intel FPGA Core IP: Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX Devices
  Ofron më shumë informacion për aplikacionet që kërkojnë OCT dinamike për kunjat me dy drejtime.
• Shtegu i hyrjes në faqen 5

Sinjalet e ndërfaqes IP të GPIO Intel FPGA

Në varësi të cilësimeve të parametrave që specifikoni, sinjale të ndryshme të ndërfaqes janë të disponueshme për bërthamën IP të GPIO.

Figura 7. Ndërfaqet bërthamore IP të GPIO

Figura 8. Sinjalet e ndërfaqes GPIO

Tabela 3. Sinjalet e ndërfaqes së bllokut

Ndërfaqja e bllokut është lidhja fizike nga bërthama IP GPIO me bllokun. Kjo ndërfaqe mund të jetë një ndërfaqe hyrëse, dalëse ose dydrejtimëshe, në varësi të konfigurimit të bërthamës së IP-së. Në këtë tabelë, SIZE është gjerësia e të dhënave e specifikuar në redaktuesin e parametrave bazë IP.

Emri i sinjalit	Drejtimi	Përshkrimi
pad_in[SIZE-1:0]	Input	Sinjali i hyrjes nga blloku.
pad_in_b[SIZE-1:0]	Input	Nyja negative e sinjalit të hyrjes diferenciale nga jastëku. Ky port është i disponueshëm nëse e aktivizoni Përdorni tampon diferencial opsion.
pad_out[SIZE-1:0]	Prodhimi	Sinjali i daljes në jastëk.
pad_out_b[SIZE-1:0]	Prodhimi	Nyja negative e sinjalit të daljes diferenciale në jastëk. Ky port është i disponueshëm nëse e aktivizoni Përdorni tampon diferencial opsion.
pad_io[SIZE-1:0]	Bidirekcionale	Lidhja e sinjalit me dy drejtime me jastëkun.
pad_io_b[SIZE-1:0]	Bidirekcionale	Nyja negative e lidhjes diferenciale të sinjalit dydrejtues me jastëkun. Ky port është i disponueshëm nëse e aktivizoni Përdorni tampon diferencial opsion.

Tabela 4. Sinjalet e ndërfaqes së të dhënave

Ndërfaqja e të dhënave është një ndërfaqe hyrëse ose dalëse nga bërthama IP GPIO në bërthamën FPGA. Në këtë tabelë, SIZE është gjerësia e të dhënave e specifikuar në redaktuesin e parametrave bazë IP.

Emri i sinjalit	Drejtimi	Përshkrimi
din[DATA_SIZE-1:0]	Input	Futja e të dhënave nga bërthama FPGA në modalitetin dalës ose dydrejtimësh. DATA_SIZE varet nga mënyra e regjistrimit: Bypass ose regjistër i thjeshtë—DATA_SIZE = SIZE DDIO pa logjikë gjysmë-normë-DATA_SIZE = 2 × SIZE DDIO me logjikë gjysmë norme—DATA_SIZE = 4 × SIZE
përmbytje[DATA_SIZE-1:0]	Prodhimi	Dalja e të dhënave në bërthamën FPGA në modalitetin hyrës ose dydrejtues, DATA_SIZE varet nga mënyra e regjistrimit: Bypass ose regjistër i thjeshtë—DATA_SIZE = SIZE DDIO pa logjikë gjysmë-normë-DATA_SIZE = 2 × SIZE DDIO me logjikë gjysmë norme—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Input	Hyrja OE nga bërthama FPGA në modalitetin e daljes me Aktivizo portën e aktivizimit të daljes i aktivizuar ose modaliteti i dyanshëm. OE është aktive e lartë. Kur transmetoni të dhëna, vendosni këtë sinjal në 1. Kur merrni të dhëna, vendosni këtë sinjal në 0. OE_SIZE varet nga mënyra e regjistrimit: Bypass ose regjistër i thjeshtë—DATA_SIZE = SIZE DDIO pa logjikë gjysmë norme—DATA_SIZE = SIZE DDIO me logjikë gjysmë norme—DATA_SIZE = 2 × SIZE

Tabela 5. Sinjalet e ndërfaqes së orës

Ndërfaqja e orës është një ndërfaqe e orës hyrëse. Ai përbëhet nga sinjale të ndryshme, në varësi të konfigurimit. Bërthama IP GPIO mund të ketë zero, një, dy ose katër hyrje të orës. Portat e orës shfaqen ndryshe në konfigurime të ndryshme për të pasqyruar funksionin aktual të kryer nga sinjali i orës.

Emri i sinjalit	Drejtimi	Përshkrimi
ck	Input	Në shtigjet e hyrjes dhe daljes, kjo orë ushqen një regjistër të paketuar ose DDIO nëse fikni Logjika e gjysmës së normës parametri. Në modalitetin me dy drejtime, kjo orë është ora unike për shtigjet e hyrjes dhe daljes nëse fikni Orë të ndara hyrëse/dalëse parametri.
ck_fr	Input	Në shtigjet e hyrjes dhe daljes, këto orë ushqejnë DDIO me shpejtësi të plotë dhe gjysmë norme nëse ndizni Logjika e gjysmës së normës parametri. Në modalitetin dydrejtues, shtigjet e hyrjes dhe daljes përdorin këto orë nëse e fikni Orë të ndara hyrëse/dalëse parametri.
ck_hr
ck_in	Input	Në modalitetin dydrejtues, këto orë ushqejnë një regjistër të paketuar ose DDIO në shtigjet e hyrjes dhe daljes nëse specifikoni të dyja këto cilësime: Fikeni Logjika e gjysmës së normës parametri. Ndizni Orë të ndara hyrëse/dalëse parametri.
ck_out
ck_fr_in	Input	Në modalitetin dydrejtues, këto orë ushqejnë një DDIOS me shpejtësi të plotë dhe gjysmë norme në shtigjet e hyrjes dhe daljes nëse specifikoni të dyja këto cilësime Ndizni Logjika e gjysmës së normës parametri. Ndizni Orë të ndara hyrëse/dalëse parametri. Për shembullample, ck_fr_out ushqen DDIO me normë të plotë në shtegun e daljes.
ck_fr_out
ck_hr_in
ck_hr_out
cke	Input	Aktivizo orën.

Tabela 6. Sinjalet e ndërfaqes së përfundimit

Ndërfaqja e përfundimit lidh bërthamën IP GPIO me buferët I/O.

Emri i sinjalit	Drejtimi	Përshkrimi
kontrolli i përfundimit të serisë	Input	Hyrja nga blloku i kontrollit të përfundimit (OCT) në buferët. Ai vendos vlerën e rezistencës së rezistencës së serisë së tamponit.
kontrolli i përfundimit paralel	Input	Hyrja nga blloku i kontrollit të përfundimit (OCT) në buferët. Ai vendos vlerën e rezistencës paralele të tamponit.

Tabela 7. Rivendosja e sinjaleve të ndërfaqes

Ndërfaqja e rivendosjes lidh bërthamën IP të GPIO me DDIO.

Emri i sinjalit	Drejtimi	Përshkrimi
sclr	Input	Hyrja sinkrone e qartë. Nuk ofrohet nëse aktivizoni set.
aclr	Input	Hyrja e qartë asinkrone. Aktiv i lartë. Nuk ofrohet nëse aktivizon aktivin.
aset	Input	Hyrja e grupit asinkron. Aktiv i lartë. Nuk ofrohet nëse aktivizoni aclr.
set	Input	Hyrja e grupit sinkron. Nuk ofrohet nëse aktivizoni sclr.

Informacione të Përafërta
Autobusi i hyrjes dhe i daljes Bitet e larta dhe të ulëta në faqen 12

Sinjalet e përbashkëta

• Rrugët hyrëse, dalëse dhe OE ndajnë të njëjtat sinjale të qarta dhe të paracaktuara.
• Rruga e daljes dhe OE ndajnë të njëjtat sinjale të orës.

Renditja e biteve të të dhënave për ndërfaqen e të dhënave

Figura 9. Konventa e renditjes së biteve të të dhënave

Kjo figurë tregon konventën e renditjes së bitit për sinjalet e të dhënave din, dout dhe oe.

• Nëse vlera e madhësisë së autobusit të të dhënave është SIZE, LSB është në pozicionin më të djathtë.
• Nëse vlera e madhësisë së autobusit të të dhënave është 2 × SIZE, autobusi përbëhet nga dy fjalë SIZE .
• Nëse vlera e madhësisë së autobusit të të dhënave është 4 × SIZE, autobusi përbëhet nga katër fjalë SIZE.
• LSB është në pozicionin më të drejtë të çdo fjale.
• Fjala më e djathtë specifikon fjalën e parë që del për autobusët e daljes dhe fjalën e parë që hyn për autobusët hyrës.

Informacione të Përafërta
Shtegu i hyrjes në faqen 5

Busi i hyrjes dhe i daljes Bitet e larta dhe të ulëta

Bitet e larta dhe të ulëta në sinjalet hyrëse ose dalëse përfshihen në autobusët e hyrjes dhe të daljes din dhe dout.

Autobusi i hyrjes

Për autobusin din, nëse datain_h dhe datain_l janë bitet e larta dhe të ulëta, ku çdo gjerësi është datain_width:

• të dhënat_h = din[(2 × gjerësia_të dhënave – 1):gjerësia_të dhënave]
• datain_l = din[(gjerësia_të dhënave – 1):0]

Për shembullample, për din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Autobusi i daljes

Për autobusin dout, nëse dataout_h dhe dataout_l janë bitet e larta dhe të ulëta, ku çdo gjerësi është dataout_width:

• dataout_h = dout[(2 × gjerësia_të dhënave - 1):gjerësia_të dhënave]
• dataout_l = dout[(gjerësia_e_të dhënave – 1):0]

Për shembullample, për dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Sinjalet e ndërfaqes së të dhënave dhe orët përkatëse

Tabela 8. Sinjalet e ndërfaqes së të dhënave dhe orët përkatëse

Emri i sinjalit	Konfigurimi i parametrit			Ora
	Mënyra e regjistrimit	Gjysma e normës	Orë të ndara
din	Regjistrim i thjeshtë DDIO	Joaktiv	Joaktiv	ck
	DDIO	On	Joaktiv	ck_hr
	Regjistrim i thjeshtë DDIO	Joaktiv	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Regjistrim i thjeshtë DDIO	Joaktiv	Joaktiv	ck
	DDIO	On	Joaktiv	ck_hr
	Regjistrim i thjeshtë DDIO	Joaktiv	On	ck_out
	DDIO	On	On	ck_hr_out
sclr set Të gjitha sinjalet e bllokut	Regjistrim i thjeshtë DDIO	Joaktiv	Joaktiv	ck
	DDIO	On	Joaktiv	ck_fr
	Regjistrim i thjeshtë DDIO	Joaktiv	On	Rruga e hyrjes: ck_in Rruga e daljes: ck_out
	DDIO	On	On	Rruga e hyrjes: ck_fr_in Rruga e daljes: ck_fr_out

Verifikimi i përdorimit të burimeve dhe performanca e projektimit

Ju mund t'i referoheni raporteve të përpilimit të Intel Quartus Prime për të marrë detaje rreth përdorimit të burimeve dhe performancës së dizajnit tuaj.

1. Në meny, klikoni Përpunimi ➤ Filloni përpilimin për të ekzekutuar një përmbledhje të plotë.
2. Pas përpilimit të dizajnit, klikoni Përpunimi ➤ Raporti i Përpilimit.
3. Duke përdorur Tabela e Përmbajtjes, lundroni te Montues ➤ Seksioni i Burimeve.
   a. për të view informacionin e përdorimit të burimit, zgjidhni Përmbledhje e përdorimit të burimeve.
   b. Për të view informacionin e përdorimit të burimeve, zgjidhni Shfrytëzimi i burimeve sipas subjektit.

Cilësimet e parametrave të GPIO Intel FPGA IP

Mund të vendosni cilësimet e parametrave për bërthamën IP GPIO në softuerin Intel Quartus Prime. Ekzistojnë tre grupe opsionesh: Gjeneral, Tampon, dhe Regjistrat.

Tabela 9. Parametrat thelbësorë të IP të GPIO – Të përgjithshme

Parametri	gjendja	Vlerat e lejuara	Përshkrimi
Drejtimi i të dhënave	—	Input Prodhimi  raporti	Specifikon drejtimin e të dhënave për GPIO.
Gjerësia e të dhënave	—	1 deri në 128	Përcakton gjerësinë e të dhënave.
Përdorni emrat e porteve të nivelit të lartë të trashëguar	—	On Joaktiv	Përdorni të njëjtat emra portash si në pajisjet Stratix V, Arria V dhe Cyclone V. Për shembullample, dout bëhet dataout_h dhe dataout_l, dhe din bëhet datain_h dhe datain_l. Shënim: Sjellja e këtyre porteve është e ndryshme nga pajisjet Stratix V, Arria V dhe Cyclone V. Për udhëzimin e migrimit, referojuni informacionit përkatës.

Tabela 10. Parametrat thelbësorë të IP të GPIO – Buffer

Parametri	gjendja	Vlerat e lejuara	Përshkrimi
Përdorni tampon diferencial	—	On  Joaktiv	Nëse aktivizohet, aktivizon buferat diferenciale të hyrjes/daljes.
Përdorni tampon pseudo diferencial	Drejtimi i të dhënave = Output Përdorni tampon diferencial = Aktiv	On  Joaktiv	Nëse ndizet në modalitetin e daljes, aktivizon buferat e daljes pseudo diferenciale. Ky opsion aktivizohet automatikisht për modalitetin me dy drejtime nëse e aktivizoni Përdorni tampon diferencial.
Përdorni qarkun e mbajtjes së autobusit	Drejtimi i të dhënave = Input ose Bidir Përdorni tampon diferencial = Off	On  Joaktiv	Nëse ndizet, qarku i mbajtjes së autobusit mund të mbajë dobët sinjalin në një pin I/O në gjendjen e fundit të drejtuar, ku gjendja e tamponit të daljes do të jetë 1 ose 0, por jo me rezistencë të lartë.
Përdorni daljen e hapur të kullimit	Drejtimi i të dhënave = Output ose Bidir Përdorni tampon diferencial = Off	On  Joaktiv	Nëse aktivizohet, dalja e shkarkimit të hapur i mundëson pajisjes të ofrojë sinjale kontrolli në nivel sistemi, si sinjale të aktivizimit të ndërprerjes dhe shkrimit që mund të pohohen nga pajisje të shumta në sistemin tuaj.
Aktivizo portën e aktivizimit të daljes	Drejtimi i të dhënave = Output	On  Joaktiv	Nëse aktivizohet, mundëson hyrjen e përdoruesit në portën OE. Ky opsion aktivizohet automatikisht për modalitetin me dy drejtime.
Aktivizo portat e përfundimit të serisë/përfundimit paralel	—	On  Joaktiv	Nëse aktivizohet, aktivizon portat e kontrollit të përfundimit të serisë dhe të kontrollit të përfundimit paralel të tamponit të daljes.

Tabela 11. Parametrat thelbësorë të IP të GPIO – Regjistrat

Parametri	gjendja	Vlerat e lejuara	Përshkrimi
Modaliteti i regjistrimit	—	Asnjë  Regjistrim i thjeshtë  DDIO	Specifikon mënyrën e regjistrimit për bërthamën IP GPIO: Asnjë—përcakton një lidhje të thjeshtë teli nga/në tampon. Regjistrim i thjeshtë—specifikon që DDIO përdoret si një regjistër i thjeshtë në modalitetin me shpejtësi të vetme të të dhënave (SDR). Montuesi mund ta paketojë këtë regjistër në I/O. DDIO— specifikon që bërthama IP përdor DDIO.
Aktivizo portin sinkron të pastër / të paracaktuar	Modaliteti i regjistrimit = DDIO	Asnjë  E qartë  Paracaktuar	Përcakton mënyrën e zbatimit të portës sinkron të rivendosjes. Asnjë— Çaktivizon portin sinkron të rivendosjes. E qartë—Aktivizon portën SCLR për fshirje sinkrone. Paracaktuar—Aktivizon portën SSET për paracaktimin sinkron.
Aktivizo portin e pastër / të paracaktuar asinkron	Modaliteti i regjistrimit = DDIO	Asnjë  E qartë  Paracaktuar	Përcakton mënyrën e zbatimit të portës së rivendosjes asinkrone. Asnjë— Çaktivizon portën e rivendosjes asinkrone. E qartë—Aktivizon portën ACLR për fshirjet asinkrone. Paracaktuar—Aktivizon portën ASET për paracaktimin asinkron. Sinjalet ACLR dhe ASET janë aktive të larta.
Aktivizo portat e aktivizimit të orës	Modaliteti i regjistrimit = DDIO	On  Joaktiv	On—ekspozon portën e aktivizimit të orës (CKE) për t'ju lejuar të kontrolloni kur të dhënat janë akorduar brenda ose jashtë. Ky sinjal parandalon kalimin e të dhënave pa kontrollin tuaj. Joaktiv—Porta e aktivizimit të orës nuk është e ekspozuar dhe të dhënat gjithmonë kalojnë automatikisht përmes regjistrit.
Logjika e gjysmës së normës	Modaliteti i regjistrimit = DDIO	On  Joaktiv	Nëse aktivizohet, aktivizon DDIO me gjysmë normë.
Orë të ndara hyrëse/dalëse	Drejtimi i të dhënave = Bidir  Modaliteti i regjistrimit = Regjistrim i thjeshtë ose DDIO	On  Joaktiv	Nëse aktivizohet, aktivizon orët e veçanta (CK_IN dhe CK_OUT) për shtigjet e hyrjes dhe daljes në modalitetin dydrejtimësh.

Informacione të Përafërta

• Autobusi i hyrjes dhe i daljes Bitet e larta dhe të ulëta në faqen 12
• Udhëzues: Ndërroni portat datain_h dhe datain_l në IP të migruar në faqen 23

Regjistro paketimin

Bërthama IP GPIO ju lejon të paketoni regjistrimin në periferi për të kursyer zonën dhe përdorimin e burimeve.

Mund të konfiguroni DDIO me shpejtësi të plotë në shtegun e hyrjes dhe daljes si një rrokullisje. Për ta bërë këtë, shtoni detyrat .qsf të renditura në këtë tabelë.

Tabela 12. Regjistri Paketimi i Detyrave QSF

Rruga	Detyrë QSF
Paketimi i regjistrit të hyrjes	Detyra QSF set_instance_assignment -emri FAST_INPUT_REGISTER ON -to
Paketimi i regjistrit të daljes	set_instance_assignment -emri FAST_OUTPUT_REGISTER ON -to
Dalja aktivizon paketimin e regjistrit	set_instance_assignment -emri FAST_OUTPUT_ENABLE_REGISTER ON -to

Shënim: Këto detyra nuk garantojnë paketimin e regjistrit. Megjithatë, këto detyra i mundësojnë montuesit të gjejë një vendosje ligjore. Përndryshe, montuesi e mban rrokullisjen në bërthamë.

Koha e IP e GPIO Intel FPGA

Performanca e bërthamës IP GPIO varet nga kufizimet I/O dhe fazat e orës. Për të vërtetuar kohën për konfigurimin tuaj GPIO, Intel rekomandon që të përdorni Analizuesin e Kohës.

Informacione të Përafërta
Analizuesi i kohës Intel Quartus Prime

Komponentët e kohës

Komponentët bazë të kohës së GPIO IP përbëhen nga tre shtigje.

• Shtigjet e ndërfaqes I/O—nga FPGA në pajisjet marrëse të jashtme dhe nga pajisjet transmetuese të jashtme në FPGA.
• Shtigjet kryesore të ndërfaqes së të dhënave dhe orës - nga I/O në bërthamë dhe nga bërthama në I/O.
• Shtigjet e transferimit - nga DDIO me gjysmë tarifë në DDIO me tarifë të plotë dhe nga DDIO me tarifë të plotë në DDIO me tarifë gjysmë.

Shënim: Analizuesi i kohës e trajton shtegun brenda blloqeve DDIO_IN dhe DDIO_OUT si kuti të zeza.

Figura 10. Komponentët e kohës së hyrjes së rrugës

Figura 11. Komponentët e kohës së rrugës së daljes

Figura 12. Output Enable Path Timing Components

Elementet e vonesës

Softueri Intel Quartus Prime nuk vendos automatikisht elementet e vonesës për të maksimizuar vonesën në analizën e kohës së hyrjes/daljes. Për të mbyllur kohën ose për të maksimizuar ngadalësinë, vendosni elementët e vonesës manualisht në cilësimet e Intel Quartus Prime file (.qsf).

Tabela 13. Elementet e vonesës .qsf Detyrat

Specifikoni këto caktime në .qsf për të aksesuar elementët e vonesës.

Elementi i vonesës	.qsf Detyrë
Elementi i vonesës së hyrjes	set_instance_caktimin për -emri INPUT_DELAY_CHAIN ​​<0..63>
Elementi i vonesës së daljes	set_instance_caktimin për -emri OUTPUT_DELAY_CHAIN ​​<0..15>
Output Aktivizo Elementin e Vonesës	set_instance_caktimin për -emri OE_DELAY_CHAIN ​​<0..15>

Analiza e kohës

Softueri Intel Quartus Prime nuk gjeneron automatikisht kufizimet e kohës SDC për bërthamën IP GPIO. Ju duhet të vendosni manualisht kufizimet e kohës.

Ndiqni udhëzimet e kohës dhe p.shamples për të siguruar që Analizuesi i Kohës analizon saktë kohën e I/O.

• Për të kryer analizën e duhur të kohës për shtigjet e ndërfaqes I/O, specifikoni kufizimet e nivelit të sistemit të kunjave të të dhënave kundrejt pikës së orës së sistemit në .sdc file.
• Për të kryer analizën e duhur të kohës për shtigjet kryesore të ndërfaqes, përcaktoni këto cilësime të orës në .sdc file:
  - Ora në regjistrat bazë
  — Ora te regjistrat I/O për modalitetet e regjistrit të thjeshtë dhe DDIO

Informacione të Përafërta
AN 433: Kufizimi dhe analizimi i ndërfaqeve burimore-sinkrone
Përshkruan teknikat për kufizimin dhe analizimin e ndërfaqeve sinkron burim-burim.

Regjistri i vetëm i hyrjes së normës së të dhënave

Figura 13. Regjistri i hyrjes me shpejtësi të vetme të të dhënave

Tabela 14. Regjistri i hyrjes me shpejtësi të vetme të të dhënave .sdc Komanda Shemamples

Komanda	Komanda Pshample	Përshkrimi
krijo_orë	create_clock -emri sdr_in_clk -periudha "100 MHz" sdr_in_clk	Krijon cilësimin e orës për orën hyrëse.
vendos_vonesën e hyrjes	set_input_delay -clock sdr_in_clk 0.15 sdr_në_të dhënat	Udhëzon analizuesin e kohës që të analizojë kohën e hyrjes/daljes së hyrjes me një vonesë hyrëse prej 0.15 ns.

Regjistri i hyrjes DDIO me normë të plotë ose me gjysmë normë

Ana hyrëse e regjistrave të hyrjes DDIO me shpejtësi të plotë dhe gjysmë norme janë të njëjta. Ju mund ta kufizoni siç duhet sistemin duke përdorur një orë virtuale për të modeluar transmetuesin jashtë çipit në FPGA.

Figura 14. Regjistri i hyrjes DDIO me normë të plotë ose gjysmë normë

Tabela 15. Regjistri i hyrjes DDIO me normë të plotë ose gjysmë normë .sdc Komanda Examples

Komanda	Komanda Pshample	Përshkrimi
krijo_orë	create_clock -emri virtual_clock - periudha "200 MHz" create_clock -emri ddio_in_clk -periudha “200 MHz” ddio_in_clk	Krijo cilësimin e orës për orën virtuale dhe orën DDIO.
vendos_vonesën e hyrjes	set_input_delay -ora virtuale 0.25 ddio_in_data vendos_input_vonesa -shto_vonesa -clock_fall -clock virtual_clock 0.25 ddio_in_data	Udhëzoni analizuesin e kohës që të analizojë skajin pozitiv të orës dhe skajin negativ të orës së transferimit. Vini re -add_delay në komandën e dytë set_input_delay.
vendosi_rrugën_e gabuar	set_false_path -fall_from virtual_clock -rrise_to ddio_in_clk set_false_path -rritje_nga virtual_clock -fall_to ddio_in_clk	Udhëzoni analizuesin e kohës që të injorojë skajin e orës pozitive në regjistrin e ndezur të skajit negativ dhe skajin negativ të orës në regjistrin e aktivizimit të skajit pozitiv. Shënim: Frekuenca ck_hr duhet të jetë gjysma e frekuencës ck_fr. Nëse PLL I/O drejton orët, mund të merrni parasysh përdorimin e komandës derive_pll_clocks .sdc.

Regjistri i vetëm i prodhimit të normës së të dhënave

Figura 15. Regjistri i vetëm i prodhimit të normës së të dhënave

Tabela 16. Regjistri i daljes me shpejtësi të vetme të të dhënave Komanda .sdc Examples

Komanda	Komanda Pshample	Përshkrimi
create_clock dhe create_generated_clock	create_clock -emri sdr_out_clk -periudha “100 MHz” sdr_out_clk Creative_generated_clock -burimi sdr_out_clk -emri sdr_out_outclk sdr_out_outclk	Gjeneroni orën e burimit dhe orën e daljes për të transmetuar.
vendosja_dalja_vonesa	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Udhëzon Analizuesin e Kohës që të analizojë të dhënat e daljes për t'i transmetuar kundrejt orës së daljes për t'u transmetuar.

Regjistri i daljes DDIO me normë të plotë ose gjysmë normë

Ana dalëse e regjistrave të daljes DDIO me shpejtësi të plotë dhe gjysmë norme janë të njëjta.

Tabela 17. Regjistri i daljes DDIO .sdc Komanda Shemamples

Komanda	Komanda Pshample	Përshkrimi
create_clock dhe create_generated_clock	create_clock -emri ddio_out_fr_clk -periudha “200 MHz” ddio_out_fr_clk Creative_generated_clock -burimi ddio_out_fr_clk -emri ddio_out_fr_outclk ddio_out_fr_outclk	Gjeneroni orët në DDIO dhe orën për të transmetuar.
vendosja_dalja_vonesa	vendos_dalje_vonesa -ora ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -ora ddio_out_fr_outclk 0.55 ddio_out_fr_data	Udhëzoni analizuesin e kohës që të analizojë të dhënat pozitive dhe negative kundrejt orës së daljes.
vendosi_rrugën_e gabuar	set_false_path -rritje_nga ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Udhëzoni analizuesin e kohës që të injorojë skajin në rritje të orës së burimit kundrejt skajit në rënie të orës së daljes dhe skajit në rënie të orës së burimit kundrejt skajit në rritje të orës së daljes

Udhëzimet për mbylljen e kohës

Për regjistrat e hyrjes GPIO, transferimi I/O i hyrjes ka të ngjarë të dështojë në kohën e mbajtjes nëse nuk vendosni zinxhirin e vonesës së hyrjes. Ky dështim shkaktohet nga fakti se vonesa e orës është më e madhe se vonesa e të dhënave.

Për të përmbushur kohën e mbajtjes, shtoni vonesë në shtegun e të dhënave hyrëse duke përdorur zinxhirin e vonesës së hyrjes. Në përgjithësi, zinxhiri i vonesës së hyrjes është rreth 60 ps për hap në shkallën 1 të shpejtësisë. Për të marrë një cilësim të përafërt të zinxhirit të vonesës së hyrjes për të kaluar kohën, ndani ngadalësimin negativ të mbajtjes me 60 ps.

Megjithatë, nëse PLL I/O drejton orët e regjistrave të hyrjes GPIO (regjistri i thjeshtë ose modaliteti DDIO), mund ta vendosni modalitetin e kompensimit në modalitetin sinkron të burimit. Montuesi do të përpiqet të konfigurojë PLL I/O për një konfigurim më të mirë dhe të mbajë ngadalë për analizën e kohës së hyrjes/daljes.

Për regjistrat e aktivizimit të daljes dhe daljes GPIO, mund të shtoni vonesë në të dhënat e daljes dhe orës duke përdorur zinxhirët e vonesës së aktivizimit të daljes dhe daljes.

• Nëse vëreni shkelje të kohës së konfigurimit, mund të rrisni cilësimin e zinxhirit të vonesës së orës së daljes.
• Nëse vëreni shkelje të kohës së mbajtjes, mund të rrisni cilësimin e zinxhirit të vonesës së të dhënave të daljes.

GPIO Intel FPGA IP Design Examples

Bërthama IP GPIO mund të gjenerojë dizajn p.shampato që përputhen me konfigurimin tuaj të IP-së në redaktuesin e parametrave. Ju mund t'i përdorni këto dizajne p.shamples si referenca për instancimin e bërthamës IP dhe sjelljen e pritur në simulime.

Ju mund të gjeneroni dizajnin p.shamples nga redaktuesi i parametrave bazë GPIO IP. Pasi të vendosni parametrat që dëshironi, klikoni Gjeneroni Example Dizajni. Bërthama IP gjeneron dizajnin p.shample burim files në drejtorinë që ju specifikoni.

Figura 16. Burimi Files në modelin e gjeneruar Example Drejtoria

Shënim: .qsys files janë për përdorim të brendshëm gjatë projektimit p.shampvetëm gjenerata. Ju nuk mund t'i modifikoni këto .qsys files.

GPIO IP Core i sintetizueshëm Intel Quartus Prime Design Example

Dizajni i sintetizueshëm p.shample është një sistem Platformë Designer i gatshëm për përpilim që mund ta përfshini në një projekt Intel Quartus Prime.

Gjenerimi dhe përdorimi i Dizajnit Example

Për të gjeneruar dizajnin e sintetizueshëm Intel Quartus Prime example nga burimi files, ekzekutoni komandën e mëposhtme në dizajnin p.shampdrejtoria:

quartus_sh -t make_qii_design.tcl

Për të specifikuar një pajisje të saktë për t'u përdorur, ekzekutoni komandën e mëposhtme:

quartus_sh -t make_qii_design.tcl [emri_pajisjes]

Skripti TCL krijon një direktori qii që përmban projektin ed_synth.qpf file. Ju mund ta hapni dhe përpiloni këtë projekt në softuerin Intel Quartus Prime.

Dizajni i simulimit të bërthamës IP të GPIO Example

Dizajni i simulimit p.shamppërdor cilësimet e parametrave bazë të GPIO IP për të ndërtuar instancën IP të lidhur me një drejtues simulimi. Shoferi gjeneron trafik të rastësishëm dhe kontrollon nga brenda ligjshmërinë e të dhënave të daljes.

Duke përdorur dizajnin p.shampju mund të ekzekutoni një simulim duke përdorur një komandë të vetme, në varësi të simulatorit që përdorni. Simulimi tregon se si mund të përdorni bërthamën IP të GPIO.

Gjenerimi dhe përdorimi i Dizajnit Example

Për të gjeneruar dizajnin e simulimit p.shample nga burimi files për një simulator Verilog, ekzekutoni komandën e mëposhtme në dizajnin p.shampdrejtoria:

quartus_sh -t make_sim_design.tcl

Për të gjeneruar dizajnin e simulimit p.shample nga burimi files për një simulator VHDL, ekzekutoni komandën e mëposhtme në dizajnin p.shampdrejtoria:

quartus_sh -t make_sim_design.tcl VHDL

Skripti TCL krijon një direktori sim që përmban nëndrejtori - një për çdo mjet simulimi të mbështetur. Ju mund t'i gjeni skriptet për çdo mjet simulimi në drejtoritë përkatëse.

Rrjedha e migrimit IP për pajisjet Arria V, Ciklon V dhe Stratix V

Rrjedha e migrimit IP ju lejon të migroni bërthamat IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR dhe ALTIOBUF të pajisjeve Arria V, Cyclone V dhe Stratix V në bërthamën IP GPIO të pajisjeve Intel Arria 10 dhe Intel Cyclone 10 GX.

Ky fluks i migrimit IP konfiguron bërthamën IP të GPIO që të përputhet me cilësimet e bërthamave IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR dhe ALTIOBUF, duke ju lejuar të rigjeneroni bërthamën IP.

Shënim: Disa bërthama IP mbështesin rrjedhën e migrimit të IP vetëm në mënyra specifike. Nëse bërthama juaj IP është në një modalitet që nuk mbështetet, mund t'ju duhet të ekzekutoni Redaktuesin e Parametrave IP për bërthamën IP të GPIO dhe të konfiguroni bërthamën IP me dorë.

Migrimi i bërthamave tuaja IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR dhe ALTIOBUF

Për të migruar bërthamat tuaja IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR dhe ALTIOBUF në bërthamën IP të GPIO Intel FPGA, ndiqni këto hapa:

1. Hapni bërthamën tuaj ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ose ALTIOBUF IP në Redaktuesin e Parametrave IP.
2. Në Familja e pajisjeve të zgjedhura aktualisht, zgjidhni Intel Arria 10 or Cikloni Intel 10 GX.
3. Klikoni Përfundo për të hapur Redaktuesin e Parametrave IP GPIO.
   Redaktori i parametrave IP konfiguron cilësimet kryesore të GPIO IP të ngjashme me cilësimet bazë ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ose ALTIOBUF.
4. Nëse ka ndonjë cilësim të papajtueshëm midis të dyjave, zgjidhni cilësimet e reja të mbështetura.
5. Klikoni Përfundo për të rigjeneruar bërthamën IP.
6. Zëvendësoni instancimin e bërthamës së IP-së ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ose ALTIOBUF në RTL me bërthamën IP GPIO.

Shënim: Emrat e portave kryesore të IP-së GPIO mund të mos përputhen me emrat e portave bazë IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ose ALTIOBUF. Prandaj, thjesht ndryshimi i emrit bazë të IP-së në instantacion mund të mos jetë i mjaftueshëm.

Informacione të Përafërta
Autobusi i hyrjes dhe i daljes Bitet e larta dhe të ulëta në faqen 12

Udhëzues: Ndërroni portat datain_h dhe datain_l në IP të migruar

Kur migroni IP-në tuaj të GPIO nga pajisjet e mëparshme në bërthamën e GPIO IP-së, mund ta aktivizoni Përdorni emrat e porteve të nivelit të lartë të trashëguar opsioni në redaktuesin e parametrave bazë GPIO IP. Sidoqoftë, sjellja e këtyre porteve në bërthamën IP të GPIO është e ndryshme sesa në bërthamat IP të përdorura për pajisjet Stratix V, Arria V dhe Cyclone V.

Bërthama IP GPIO i drejton këto porte në regjistrat e daljes në këto skaje të orës:

• datain_h-në skajin në rritje të outclock
• datain_l-në skajin në rënie të outclock

Nëse keni migruar IP-në tuaj të GPIO nga pajisjet Stratix V, Arria V dhe Cyclone V, ndërroni portat datain_h dhe datain_l kur të instantoni IP-në e krijuar nga bërthama IP GPIO.

Informacione të Përafërta
Autobusi i hyrjes dhe i daljes Bitet e larta dhe të ulëta në faqen 12

Udhëzuesi i përdoruesit GPIO Intel FPGA IP Arkivat

Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, bërthamat IP kanë një skemë të re versioni IP.

Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.

Versioni Core IP	Udhëzues përdorimi
20.0.0	Udhëzuesi i përdoruesit GPIO Intel FPGA IP: Pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX
19.3.0	Udhëzuesi i përdoruesit GPIO Intel FPGA IP: Pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX
19.3.0	Udhëzuesi i përdoruesit GPIO Intel FPGA IP: Pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX
18.1	Udhëzuesi i përdoruesit GPIO Intel FPGA IP: Pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX
18.0	Udhëzuesi i përdoruesit GPIO Intel FPGA IP: Pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX
17.1	Udhëzues përdoruesi i Intel FPGA GPIO IP Core
17.0	Udhëzues përdoruesi i Altera GPIO IP Core
16.1	Udhëzues përdoruesi i Altera GPIO IP Core
16.0	Udhëzues përdoruesi i Altera GPIO IP Core
14.1	Udhëzuesi i përdorimit të Megafunksionit Altera GPIO
13.1	Udhëzuesi i përdorimit të Megafunksionit Altera GPIO

Historia e rishikimit të dokumentit për GPIO Intel FPGA IP Udhëzuesi i përdorimit: Pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2021.07.15	21.2	20.0.0	Përditësuar diagramin që tregon thjeshtuar view të shtegut të hyrjes GPIO me një fund të vetëm për të përditësuar dout[0] në dout[3] dhe dout[3] në dout[0].
2021.03.29	21.1	20.0.0	Përditësuar numrin e versionit GPIO IP në 20.0.0.
2021.03.12	20.4	19.3.0	Përditësoi udhëzuesin e migrimit të IP-së për të specifikuar që IP-ja GPIO drejton datain_h në skajin në rritje dhe datain_l në skajin në rënie.
2019.10.01	19.3	19.3.0	Korrigjimi i gabimit tipografik në kodet e caktimit .qsf në temën për elementët e vonesës.
2019.03.04	18.1	18.1	Në temat rreth shtegut të hyrjes, dhe shtigjet e aktivizimit të daljes dhe daljes: Korrigjoi shënimet në temat për të specifikuar që IP GPIO Intel FPGA nuk mbështet kalibrimin dinamik të kunjave dydrejtimëshe. U shtuan lidhje me PHY Lite për ndërfaqet paralele Udhëzuesi i përdorimit të Intel FPGA IP Core: Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX Devices për më shumë informacion në lidhje me aplikacionet që kërkojnë kalibrim dinamik për kunjat me dy drejtime.
2018.08.28	18.0	18.0	U rititulloi dokumentin nga Udhëzuesi i Përdoruesit Intel FPGA GPIO IP Core në Udhëzuesin e përdoruesit të GPIO Intel FPGA IP: Pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX. U shtua një lidhje në udhëzuesin e përdoruesit të Intel Stratix 10 GPIO IP.  Riemërtoi IP-në nga "Intel FPGA GPIO" në "GPIO Intel FPGA IP".  Instancat e korrigjuara të "clk_fr" dhe "clk_hr" në "ck_fr" dhe "ck_hr".  Përditësoi diagramet e shtegut të hyrjes së IP-së GPIO dhe të rrugëve të daljes për të treguar emrat aktualë të sinjaleve kryesore të IP-së.

Data	Versioni	Ndryshimet
Nëntor 2017	2017.11.06	Mbështetje e shtuar për pajisjet Intel Cyclone 10 GX. Përditësoi emrat e sinjaleve në figura për t'u përputhur me emrat e sinjaleve në bërthamën GPIO IP. U shtua forma e valës së rrugës së daljes. Riemëruar "Altera GPIO IP core" në "Intel FPGA GPIO IP core". Riemëruar "Altera IOPLL IP core" në "Intel FPGA IOPLL IP core". Riemëruar "TimeQuest Timing Analyzer" në "Timing Analyzer". Riemëruar "Qsys" në "Platform Designer". Sqarohet se sinjalet ASET dhe ACLR janë aktive të larta.
maj 2017	2017.05.08	Përditësuar tabelën që liston parametrat e tamponit GPIO për të specifikuar kushtet për Përdorni qarkun e mbajtjes së autobusit opsioni i parametrave. Riemërtuar si Intel.
tetor 2016	2016.10.31	U përditësua forma e valës së shtegut të hyrjes. U shtua një temë që përshkruan pjesët e larta dhe të ulëta në autobusët e zhurmës dhe të zhurmës.
gusht 2016	2016.08.05	Shënime të shtuara rreth mbështetjes dinamike OCT në bërthamën GPIO IP. Përditësuar temën rreth cilësimeve të parametrave për të përmirësuar saktësinë dhe qartësinë. Përditësuar seksionin rreth gjenerimit të dizajnit p.shample. U shtua një temë udhëzuese për sjelljen e porteve të vjetra kur migroni në bërthamën IP GPIO nga pajisjet Stratix V, Arria V dhe Cyclone V. Rishkrua dhe ristrukturoi dokumentin për të përmirësuar qartësinë dhe për lehtësinë e referencës. Ndryshuan shembujt e Quartus II në Quartus Prime.
gusht 2014	2014.08.18	Informacioni i shtuar i kohës. U shtua informacioni i paketimit të regjistrit. Shtuar Përdorni emrat e porteve të nivelit të lartë të trashëguar parametri. Ky është një parametër i ri. U shtua informacioni i paketimit të regjistrit. Zëvendësohet termi megafunksion me bërthamën IP.
Nëntor 2013	2013.11.29	Lëshimi fillestar.

Dërgo koment

Udhëzuesi i përdoruesit GPIO Intel FPGA IP: Pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX

Dokumentet / Burimet

intel GPIO IP Intel FPGA [pdfUdhëzuesi i përdoruesit GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Referencat

• Manuali i Përdoruesit